[發明專利]并行測試器件

在審

• 申請號: 201310196280.3
• 申請日: 2013-05-23
• 公開（公告）號: CN103887194A
• 公開（公告）日: 2014-06-25
• 發明（設計）人: 尹彬鋒;趙敏;周柯
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L29/78
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體測試技術領域，特別涉及一種并行測試器件。?

背景技術

半導體組件的制造過程中，大致上可分為晶圓制程、晶圓測試、封裝及最后的測試，晶圓制程是在硅晶圓上制作電子電路組件，制作完成之后，晶圓上變成一個個的晶粒，接著測試步驟針對晶粒作電性測試，將不合格的晶粒淘汰，并將晶圓切割成若干個晶粒，而封裝時將合格的晶粒經過包裝與打線的步驟，使晶粒成為集成電路，最后要再經過電性測試確保集成電路的質量。?

目前隨著增加測試數量及節省測試時間要求的提出，已經開發出一種并行測試系統，可以同時對多個器件進行測試。在測試機的探針卡上配置多個測試器件所對應的探針，通過測試機載入相應的測試程序，同時對多個器件加電壓并測試電流。?

在當前的半導體制造工藝中，除P型金屬-氧化物-半導體結構晶體管（PMOS）區域及深阱區域，其他都為p型阱。如圖1所示，p阱101與基極103為相同型導體，即便有淺溝道隔離層104，在柵極102下的p阱101中產生的漏電流也能流到基極103端，在基極103能檢測到p阱101的漏電流。然而因為只有少部分區域為n型阱，其余都為p型阱，這就導致所有N型金屬-氧化物-半導體結構晶體管（NMOS）的基極漏電流實際上是串聯在一起的，如圖2所示，如果兩個器件同時加電壓量測基極101與102的漏電流，兩個器件的基極漏電流會相互干擾。而對于有些可靠性項目而言，基極漏電流是判斷可靠性性能的重要因素，因此不正確的基極漏電流會影響器件可靠性的評價。?

發明內容

本發明提供了一種并行測試器件，以解決現有并行測試技術中基極漏電流?相互干擾影響可靠性評價的問題。?

本發明提供的并行測試器件，包括：?

半導體襯底；?

第一摻雜阱，位于所述半導體襯底內；?

柵極結構，位于所述第一摻雜阱上方的半導體襯底表面；?

源級和漏極，分別位于所述柵極結構兩側的第一摻雜阱內；?

兩個基極，位于所述第一摻雜阱內，分別與源級和漏極相鄰，通過第一淺溝道隔離結構與所述源級和漏極相隔離；?

以及半導體襯底內的第二摻雜阱，包圍所述第一摻雜阱、源級、漏極和基極，并通過第二淺溝道隔離結構隔離，所述第二摻雜阱與所述第一摻雜阱摻雜類型相反。?

進一步的，所述第一摻雜阱為P阱，第二摻雜阱為N阱。?

進一步的，所述源級與漏極的導電類型為N型。?

進一步的，所述基極的導電類型與第一摻雜阱相同。?

進一步的，所述第二摻雜阱為環型。?

與現有技術相比，本發明具有以下優點：?

本發明通過在并行測試器件上設置包圍第一摻雜阱、源級、漏極和基極在內的第二摻雜阱，第二摻雜阱的摻雜類型與第一摻雜阱相反，來隔斷不同器件之間的基極，防止在并行測試時相同類型的器件基極漏電流相互干擾，從而測量到正確的漏電流，提高測試結果的可靠性以及測試效率。?

附圖說明

圖1是現有的并行測試器件的剖面示意圖。?

圖2是現有的并行測試中測試器件的剖面示意圖。?

圖3為本發明一實施例提供的并行測試器件的剖面示意圖。?

圖4為本發明一實施例提供的并行測試器件的俯視圖。?

具體實施方式

以下結合附圖和具體實施例對本發明提出的并行測試器件及其方法做進一?步詳細說明。根據下面說明和權利要求書，本發明的優點和特征將更清楚，需說明的是，附圖均采用非常簡化的形式且均使用非精準的比率，僅用于方便、明晰地輔助說明本發明實施例的目的。?

本發明的核心思想在于，提供一種并行測試器件及并行測試方法，所述并行測試器件上設置有第二摻雜阱，與柵極結構下方的第一摻雜阱的摻雜類型相反，避免并行測試時相同類型的器件基極串聯造成漏電流相互干擾，從而測量到正確的漏電流。?

請參考圖3，其為本發明一實施例提供的并行測試器件剖面示意圖，如圖3所示，并行測試器件包括：?

半導體襯底200；?

第一摻雜阱201，位于所述半導體襯底200內；?

柵極結構202，位于所述第一摻雜阱201上方的半導體襯底200表面；?

源級203和漏極204，分別位于所述柵極結構202兩側的第一摻雜阱201內；?

兩個基極205和206，位于所述第一摻雜阱201內，分別與源級203和漏極204相鄰，通過第一淺溝道隔離結構207和208與所述源級203和漏極204相隔離；?