[發(fā)明專利]非易失FPGA編程點(diǎn)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310191791.6
• 申請(qǐng)日: 2013-05-22
• 公開（公告）號(hào): CN103310841A
• 公開（公告）日: 2013-09-18
• 發(fā)明（設(shè)計(jì)）人: 來金梅;劉峰良
• 申請(qǐng)（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號(hào): G11C16/06
• 分類號(hào): G11C16/06;G11C16/10
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

1.?一種非易失FPGA編程點(diǎn)電路，其特征在于：

采用非易失性存儲(chǔ)結(jié)構(gòu)和靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)既相互分離、又有機(jī)結(jié)合的電路結(jié)構(gòu)；其中，非易失存儲(chǔ)結(jié)構(gòu)給靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)提供上電載入的數(shù)據(jù)，兩者通過選通控制晶體管進(jìn)行數(shù)據(jù)選擇性傳遞，并且考慮到靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)電路的對(duì)稱性，采用兩組非易失性存儲(chǔ)結(jié)構(gòu)提供互補(bǔ)的編程配置數(shù)據(jù)；所述非易失性存儲(chǔ)結(jié)構(gòu)用于進(jìn)行編程配置，實(shí)現(xiàn)不同的配置數(shù)據(jù)存儲(chǔ)，且非易失性存儲(chǔ)結(jié)構(gòu)的數(shù)據(jù)在掉電后信息不丟失，再次上電后，將配置數(shù)據(jù)從非易失性存儲(chǔ)結(jié)構(gòu)載入到靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)；所述靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)用于快速地實(shí)現(xiàn)數(shù)據(jù)讀寫，且在非易失性應(yīng)用場(chǎng)合，直接將數(shù)據(jù)從非易失性存儲(chǔ)結(jié)構(gòu)載入到靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)，在斷電前，可以將數(shù)據(jù)從隨機(jī)存儲(chǔ)結(jié)構(gòu)寫入到非易失性存儲(chǔ)結(jié)構(gòu)；

所述非易失性存儲(chǔ)結(jié)構(gòu)采用RRAM，所述靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)采用SRAM。

2.?根據(jù)權(quán)利要求1所述的非易失FPGA編程點(diǎn)電路，其特征在于：

在高速在線編程工作模式下，非易失性存儲(chǔ)結(jié)構(gòu)不工作；靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)實(shí)現(xiàn)在線編程，且可以滿足高速讀寫要求；

非易失離線編程工作模式下，非易失性存儲(chǔ)結(jié)構(gòu)和靜態(tài)隨機(jī)存儲(chǔ)結(jié)構(gòu)工作，非易失性存儲(chǔ)結(jié)構(gòu)和隨機(jī)存儲(chǔ)結(jié)構(gòu)先后相繼工作，或者同時(shí)工作，以實(shí)現(xiàn)不同的讀寫模式；對(duì)RRAM編程配置時(shí)，RRAM電路工作，SRAM電路不工作；載入RRAM數(shù)據(jù)到SRAM時(shí)，RRAM和SRAM電路均工作；讀取SRAM數(shù)據(jù)時(shí)，SRAM工作，RRAM電路不工作。

3.?根據(jù)權(quán)利要求1所述的非易失FPGA編程點(diǎn)電路，其特征在于：所述靜態(tài)隨機(jī)存儲(chǔ)電路采用6管SRAM單元結(jié)構(gòu)，所述編程配置電路采用2組2T1R型RRAM電路結(jié)構(gòu)，且這兩組RRAM器件被配置成互補(bǔ)的兩個(gè)狀態(tài)：一個(gè)為高阻態(tài)，另外一個(gè)即為低阻態(tài)。

4.?根據(jù)權(quán)利要求3所述的非易失FPGA編程點(diǎn)電路，其特征在于：

所述的SRAM單元電路包括晶體管M1，M2，M3,M4，M5和M6，其中，晶體管M1和M2為P型晶體管，晶體管M3-M6為N型晶體管；晶體管M1和M3，M2和M4組成兩對(duì)反相器，晶體管M5和M6為兩個(gè)讀寫選通控制晶體管，而反相器M1和M3與反相器M2和M4以交叉耦合的方式連接，即，其中一組反相器的柵極和另外一組反相器的NMOS與PMOS的源漏端連接點(diǎn)相連接；兩組反相器的源漏連接點(diǎn)即為信息存儲(chǔ)節(jié)點(diǎn)Q和Q_B；兩個(gè)控制晶體管M5和M6的柵極接讀寫控制信號(hào)WL，即字線信號(hào)WL，其源端與位線信號(hào)BL或者BL_I連接，其漏端與信息存儲(chǔ)節(jié)點(diǎn)Q或者Q_B連接；

所述的編程配置電路包括兩個(gè)RRAM的阻變器件R1和R2，以及4個(gè)分別控制RRAM編程配置操作的晶體管N1，N2，N3和N4；?PLL1，PLL2，PLR1和PLR2是編程控制端口；其中R1的編程由晶體管N1和N2控制；R2的編程由晶體管N3和N4控制；FL和UL為給RRAM非易失性存儲(chǔ)電路中阻變存儲(chǔ)器RRAM器件編程配置數(shù)據(jù)端口；PLL1，PLL2，PLR1和PLR2是編程配置控制端口，分別控制晶體管N1，N2，N3和N4的開啟與關(guān)斷，從而控制RRAM的阻變器件R1和R2的編程配置操作，實(shí)現(xiàn)高低阻編程；

該RSRAM編程點(diǎn)電路可以工作在兩種不同的模式下，一種模式是高速在線編程，另外一種是非易失離線編程。

5.?一種如權(quán)利要求4所述的非易失FPGA編程點(diǎn)電路的讀寫方法，其特征在于具體步驟為：

步驟1，RRAM編程配置操作，分別對(duì)左右兩側(cè)的RRAM的阻變器件R1和R2進(jìn)行編程配置操作，使其處于互補(bǔ)狀態(tài)：一個(gè)為高阻態(tài)，另外一個(gè)為低阻態(tài)；

步驟2，上電載入操作，SRAM隨機(jī)存儲(chǔ)電路從RRAM非易失性存儲(chǔ)電路載入數(shù)據(jù)時(shí)，F(xiàn)L接VDD或者GND，晶體管N1和N3開啟，晶體管M5和M6開啟，關(guān)斷晶體管N2和N4；存儲(chǔ)在阻變存儲(chǔ)器RRAM的器件R1和R2中的信息即載入到SRAM隨機(jī)存儲(chǔ)電路信息存儲(chǔ)節(jié)點(diǎn)Q和Q_B中；

步驟3，數(shù)據(jù)輸出操作，SRAM隨機(jī)存儲(chǔ)電路輸出數(shù)據(jù)時(shí)，開啟晶體管M5和M6，可以關(guān)斷晶體管N1，N2，N3和N4；此時(shí)SRAM隨機(jī)存儲(chǔ)電路輸出數(shù)據(jù)。

6.?根據(jù)權(quán)利要求5所述的非易失FPGA編程點(diǎn)電路的讀寫方法，其特征在于步驟1中，RRAM編程操作包括以下步驟：

步驟1.1，對(duì)左邊的RRAM的阻變器件R1進(jìn)行編程配置操作，開啟晶體管N1和N2，關(guān)斷晶體管N3和N4，關(guān)斷晶體管M5和M6，可以將FL和UL接到合適的編程電壓上，可以對(duì)R1進(jìn)行復(fù)位或者置位操作，完成對(duì)R1的編程操作；

步驟1.2，對(duì)右邊的RRAM的阻變器件R2進(jìn)行編程配置操作，開啟晶體管N3和N4，關(guān)斷晶體管N1和N2，關(guān)斷晶體管M5和M6，可以將FL和UL接到合適的編程電壓上，可以對(duì)R2進(jìn)行復(fù)位或者置位操作，完成對(duì)R2的編程操作。