[發明專利]一種集成電路芯片ESD防護用MOS器件

有效

• 申請號: 201310183169.0
• 申請日: 2013-05-17
• 公開（公告）號: CN103280458A
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 張波;曲黎明;樊航;蔣苓利;盛玉榮
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 李順德;王睿

技術領域

本發明屬于電子技術領域，涉及MOS器件，特別涉及半導體集成電路芯片靜電釋放（ElectroStatic?Discharge，簡稱為ESD）防護用MOS器件。

背景技術

在集成電路芯片生產、封裝、測試過程中，靜電放電作為一種不可避免的自然現象而普遍存在。隨著集成電路工藝特征尺寸的減小和各種先進工藝的發展，集成電路芯片被ESD現象損毀的情況越來越普遍，這嚴重著集成電路影響芯片生產的良品率，因此，各大芯片生產廠商越來越重視芯片集成電路抗靜電放電能力的設計。

圖1和圖2分別為普通NMOS管的俯視圖和剖面圖。NMOS管作為CMOS工藝中的普通器件被廣泛應用于芯片的靜電放電保護中，但由于其不均勻開啟問題，導致NMOS器件的二次擊穿電流It2不能和器件寬度成正比，因此，NMOS器件的抗靜電放電能力有待進一步提高。同樣的問題在普通PMOS器件中依然存在。

為增加器件的抗靜電放電能力，可以采用提高襯底電阻的方式來促進器件均勻開啟和增加寄生NPN器件的放大系數，以提高器件的二次擊穿電流It2。如圖3和4所示，傳統的提高襯底電阻的方法是拉寬源端與襯底接觸之間的距離d。但該方法會導致器件尺寸增加，芯片面積增大，從而導致器件生產成本的增加。

發明內容

為了提高MOS器件的抗靜電釋放能力，同時避免因器件尺寸的增加而導致器件生產成本的增加，本發明提供一種集成電路芯片ESD防護用MOS器件。該MOS器件通過在源區和襯底接觸區之間的下方襯底區域增加若干平行于器件橫向方向的條狀阱區，通過若干條狀阱區將源區和襯底接觸區之間的下方襯底區域隔離成相互平行的叉指條。從整體上看，這種結構將導致器件源區至襯底接觸區之間的下方型襯底區的總有效寬度減小，而總有效長度保持不變，從而使其襯底電阻增大。因此，本發明提供的集成電路芯片ESD防護用MOS器件因襯底電阻的增大而具有更強的抗靜電釋放能力，同時沒有增加器件尺寸，不會導致器件成產成本的增加。

本發明技術方案如下：

一種集成電路芯片ESD防護用MOS器件，如圖5、6所示，包括第二導電類型半導體襯底、第二導電類型半導體源端襯底接觸區、第一導電類型半導體源區、第一導電類型半導體漏區；所述第二導電類型半導體源端襯底接觸區、第一導電類型半導體源區和第一導電類型半導體漏區均位于第二導電類型半導體襯底表面，其中第二導電類型半導體源端襯底接觸區和第一導電類型半導體源區與源極金屬相連，第一導電類型半導體漏區與漏極金屬相連；所述第一導電類型半導體源區居于第二導電類型半導體源端襯底接觸區和第一導電類型半導體漏區之間，在第一導電類型半導體源區和第一導電類型半導體漏區之間的第二導電類型半導體襯底表面具有柵氧化層，柵氧化層的表面具有多晶硅柵電極。在第二導電類型半導體源端襯底接觸區和第一導電類型半導體源區之間的下方第二導電類型半導體襯底區域具有至少兩個以上的平行于器件橫向方向的第一導電類型半導體條狀阱區，所述平行于器件橫向方向的第一導電類型半導體條狀阱區將第二導電類型半導體源端襯底接觸區和第一導電類型半導體源區之間的下方第二導電類型半導體襯底區域隔離成相互平行的叉指條。

本發明提供的集成電路芯片ESD防護用MOS器件，當第一導電類型半導體為N型半導體、第二導電類型半導體為P型半導體時，所述MOS器件為NMOS器件；當第一導電類型半導體為P型半導體、第二導電類型半導體為N型半導體時，所述MOS器件為PMOS器件。

本發明提供的集成電路芯片ESD防護用MOS器件，還可以通過調整第一導電類型半導體條狀阱區的數量、寬度及相互間的距離來調整襯底電阻的大小和改善器件的開啟均勻性，進一步提高器件的二次擊穿電流。

本發明提供的集成電路芯片ESD防護用MOS器件，與普通MOS器件相比，在不增加源區和襯底接觸區之間距離（與普通MOS器件相比具有相同的器件尺寸）的情況下，通過在源區和襯底接觸區之間的下方襯底區域增加若干平行于器件橫向方向的條狀阱區，通過若干條狀阱區將源區和襯底接觸區之間的下方襯底區域隔離成相互平行的叉指條，使得源區至襯底接觸區之間的下方型襯底區的總有效寬度減小，而總有效長度保持不變，從而使其襯底電阻增大，最終在不增加器件尺寸（不消耗更多芯片面積）的前提下提高了器件的襯底電阻，從而使其抗靜電釋放能力得到提高。