[發明專利]非晶硅柵驅動掃描電路及其電路單元、平板顯示器

有效

• 申請號: 201310178786.1
• 申請日: 2013-05-14
• 公開（公告）號: CN103915049A
• 公開（公告）日: 2014-07-09
• 發明（設計）人: 翟應騰
• 申請（專利權）人: 上海天馬微電子有限公司;天馬微電子股份有限公司
• 主分類號: G09G3/00
• 分類號: G09G3/00
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 劉松

1.一種非晶硅柵驅動ASG掃描電路單元，其特征在于，該電路單元包括：

自動復位信號生成單元，用于通過薄膜晶體管生成復位信號；

下拉控制信號生成單元，接收所述復位信號，并根據復位信號的控制，生成下拉控制信號；

下拉輸出單元，接收所述下拉控制信號，并根據下拉控制信號的控制，將所述電路單元的輸出信號拉至低電平；

上拉控制信號生成單元，用于根據所述下拉控制信號的控制，生成上拉控制信號；

上拉輸出單元，接收所述上拉控制信號，并根據上拉控制信號的控制，將所述電路單元的輸出信號拉至高電平。

2.根據權利要求1所述的電路單元，其特征在于，所述自動復位信號生成單元，包括：第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第一電容；其中，第一薄膜晶體管的柵極與所述電路單元的信號輸入端IN相連，其另外兩極分別連接所述電路單元的低電平輸入端VEE和第一節點；第二薄膜晶體管的柵極與所述電路單元的反相時鐘信號CKB輸入端相連，其另外兩極分別連接所述電路單元的高電平輸入端VDD和所述第一節點；第三薄膜晶體管的柵極連接所述第一節點，其另外兩極分別連接所述電路單元的時鐘信號輸入端CK和第二節點；所述第一電容連接在所述第一節點和所述第二節點之間。

3.根據權利要求2所述的電路單元，其特征在于，所述下拉控制信號生成單元，包括：第四薄膜晶體管和第五薄膜晶體管；其中，第四薄膜晶體管的柵極與所述電路單元的信號輸入端IN相連，其另外兩極分別連接所述電路單元的低電平輸入端VEE和下拉控制信號QB輸出端；第五薄膜晶體管的柵極連接所述第二節點，其另外兩極分別連接所述電路單元的高電平輸入端VDD和下拉控制信號QB輸出端。

4.根據權利要求3所述的電路單元，其特征在于，所述上拉控制信號生成單元，包括：第六薄膜晶體管和第七薄膜晶體管；其中，所述第六薄膜晶體管的柵極連接所述下拉控制信號QB輸出端，其另外兩極分別連接所述電路單元的低電平輸入端VEE和上拉控制信號Q輸出端；所述第七薄膜晶體管的柵極連接所述電路單元的信號輸入端IN，其另外兩極分別連接所述電路單元的高電平輸入端VDD和上拉控制信號Q輸出端。

5.根據權利要求4所述的電路單元，其特征在于，所述下拉輸出單元，包括：第八薄膜晶體管和第二電容；其中，所述第八薄膜晶體管的柵極連接所述下拉控制信號QB輸出端，其另外兩極分別連接所述電路單元的低電平輸入端VEE和所述電路單元的信號輸出端OUT；所述第二電容連接在所述下拉控制信號QB輸出端和所述電路單元的低電平輸入端VEE之間。

6.根據權利要求5所述的電路單元，其特征在于，所述上拉輸出單元，包括：第九薄膜晶體管和第三電容；其中，所述第九薄膜晶體管的柵極連接所述上拉控制信號Q輸出端，其另外兩極分別連接所述電路單元的反相時鐘信號CKB輸入端和所述電路單元的信號輸出端OUT；所述第三電容連接在所述上拉控制信號Q輸出端和所述電路單元的信號輸出端OUT之間。

7.根據權利要求1-6任一權項所述的電路單元，其特征在于，所有所述薄膜晶體管為N型薄膜晶體管。

8.根據權利要求1所述的電路單元，其特征在于，所述自動復位信號生成單元，包括：第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第一電容；其中，第一薄膜晶體管的柵極與所述電路單元的信號輸入端IN相連，其另外兩極分別連接所述電路單元的高電平輸入端VDD和第一節點；第二薄膜晶體管的柵極與所述電路單元的反相時鐘信號CKB輸入端相連，其另外兩極分別連接所述電路單元的低電平輸入端VEE和所述第一節點；第三薄膜晶體管的柵極連接所述第一節點，其另外兩極分別連接所述電路單元的時鐘信號輸入端CK和第二節點；所述第一電容連接在所述第一節點和所述第二節點之間。

9.根據權利要求8所述的電路單元，其特征在于，所述下拉控制信號生成單元，包括：第四薄膜晶體管和第五薄膜晶體管；其中，第四薄膜晶體管的柵極與所述電路單元的信號輸入端IN相連，其另外兩極分別連接所述電路單元的高電平輸入端VDD和下拉控制信號QB輸出端；第五薄膜晶體管的柵極連接所述第二節點，其另外兩極分別連接所述電路單元的低電平輸入端VEE和下拉控制信號QB輸出端。