[發明專利]具有減少的寄生電容量的FinFET及其制造方法

有效

• 申請號: 201310178005.9
• 申請日: 2013-05-14
• 公開（公告）號: CN103985711B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 黃玉蓮;呂昆諺
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/06;H01L29/78;H01L21/762
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明涉及半導體技術領域，更具體地，涉及一種具有減少的寄生電容量的鰭式場效應晶體管FinFET及其制造方法。

背景技術

隨著集成電路尺寸的逐漸減小以及集成電路速度逐漸增加的需求，晶體管需要在更小的尺寸下具有更高的驅動電流。因此開發出了鰭式場效應晶體管(FinFET)。FinFET包括襯底上的垂直半導體鰭。半導體鰭用于形成源極區和漏極區以及源極區和漏極區之間的溝道區。形成淺溝槽隔離(STI)區以限定半導體鰭。FinFET還包括柵極堆疊件，其形成于半導體鰭的側壁和頂面上。

在STI區的形成和FinFET的形成過程中，實施各種濕蝕刻步驟以及清潔步驟。這些步驟形成了在STI區的頂面中的凹陷。作為濕蝕刻步驟以及清潔步驟的結果，STI區的頂面的中心部分低于STI區的頂面的邊緣區域。具有這樣的表面輪廓的STI區被認為具有(凹形)微笑輪廓。

在一些FinFET中，在半導體鰭下面有半導體條。在相應的FinFET中，寄生電容器形成于FinFET的柵電極與鄰近的半導體條之間，其中STI區用作寄生電容器的絕緣體。寄生電容器的寄生電容量不利地影響相應的集成電路的性能，因此亟需減少。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種集成電路結構，包括：

半導體襯底；

半導體條，位于所述半導體襯底的一部分上方；以及

淺溝槽隔離(STI)區，位于所述半導體條的側面，所述STI區包括：

介電層，所述介電層在使用稀釋的HF溶液蝕刻時具有第一蝕刻率，所述介電層包括：

位于所述半導體條的側壁上的側壁部分；

底部部分；以及

介電區，位于所述介電層的底部部分上方，所述介電區包括與所述介電層的側壁部分的邊緣相接觸的邊緣，所述介電區在使用所述稀釋的HF溶液蝕刻時具有第二蝕刻率，并且所述第二蝕刻率小于所述第一蝕刻率。

在可選實施例中，所述第一蝕刻率與第二蝕刻率的比率大于約1.2。

在可選實施例中，所述介電層具有第一密度，并且所述介電區具有大于所述第一密度的第二密度。

在可選實施例中，所述集成電路結構還包括襯里氧化物，所述襯里氧化物包括另外的側壁部分，所述另外的側壁部分位于所述半導體條的側壁和所述介電層的側壁部分之間并與所述半導體條的側壁和所述介電層的側壁部分接觸，所述襯里氧化物在使用所述稀釋的HF溶液蝕刻時具有第三蝕刻率，并且所述第三蝕刻率小于所述第一蝕刻率。

在可選實施例中，所述介電層的側壁部分的第一頂面低于所述介電區的第二頂面。

在可選實施例中，所述第二頂面的最高點比所述第一頂面的最低點高出大于約1nm的差值。

在可選實施例中，所述介電層的側壁部分的厚度大于約5nm。

在可選實施例中，所述介電層包括低k介電材料，所述低k介電材料具有低于約3.0的k值。

根據本發明的另一方面，提供了一種集成電路結構，包括：

半導體襯底；

延伸進所述半導襯底中的開口；

位于所述開口的側面的半導體條，所述半導體條是所述半導體襯底的一部分；以及

加襯于所述開口的底部和側壁的襯里氧化物，所述襯里氧化物包括：

與所述半導體條的側壁接觸的第一側壁部分；和

第一底部部分；

位于所述襯里氧化物上方的介電層，所述介電層包括：

第二側壁部分；和

與所述第一底部部分重疊的第二底部部分；以及

位于所述第二底部部分上方的介電區，所述第二側壁部分位于所述第一側壁部分和所述介電區之間，其中所述第二側壁部分的頂面低于所述介電區的頂面。

在可選實施例中，所述第二側壁部分的頂面比所述介電區的頂面低大于約1nm的高度差。

在可選實施例中，所述第一側壁部分的頂面與所述第二側壁部分的頂面基本齊平。

在可選實施例中，所述第一側壁部分的頂面高于所述第二側壁部分的頂面。

在可選實施例中，所述襯里氧化物在使用稀釋的HF溶液蝕刻時具有第一蝕刻率，所述介電層在使用所述稀釋的HF溶液蝕刻時具有第二蝕刻率，所述介電區在使用所述稀釋的HF溶液蝕刻時具有第三蝕刻率，并且所述第二蝕刻率大于所述第一蝕刻率和所述第三蝕刻率。