[發明專利]具有減少的寄生電容量的FinFET及其制造方法

有效

• 申請號: 201310178005.9
• 申請日: 2013-05-14
• 公開（公告）號: CN103985711B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 黃玉蓮;呂昆諺
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/06;H01L29/78;H01L21/762
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

1.一種集成電路結構，包括：

半導體襯底；

半導體條，位于所述半導體襯底的一部分上方；以及

淺溝槽隔離(STI)區，位于所述半導體條的側面，所述STI區包括：

介電層，所述介電層在使用稀釋的HF溶液蝕刻時具有第一蝕刻率，所述介電層包括：

位于所述半導體條的側壁上的側壁部分；

底部部分；以及

介電區，位于所述介電層的底部部分上方，所述介電區包括與所述介電層的側壁部分的邊緣相接觸的邊緣，所述介電區在使用所述稀釋的HF溶液蝕刻時具有第二蝕刻率，并且所述第二蝕刻率小于所述第一蝕刻率。

2.根據權利要求1所述的集成電路結構，其中，所述第一蝕刻率與第二蝕刻率的比率大于約1.2。

3.根據權利要求1所述的集成電路結構，其中，所述介電層具有第一密度，并且所述介電區具有大于所述第一密度的第二密度。

4.根據權利要求1所述的集成電路結構，還包括襯里氧化物，所述襯里氧化物包括另外的側壁部分，所述另外的側壁部分位于所述半導體條的側壁和所述介電層的側壁部分之間并與所述半導體條的側壁和所述介電層的側壁部分接觸，所述襯里氧化物在使用所述稀釋的HF溶液蝕刻時具有第三蝕刻率，并且所述第三蝕刻率小于所述第一蝕刻率。

5.一種集成電路結構，包括：

半導體襯底；

延伸進所述半導襯底中的開口；

位于所述開口的側面的半導體條，所述半導體條是所述半導體襯底的一部分；以及

加襯于所述開口的底部和側壁的襯里氧化物，所述襯里氧化物包括：

與所述半導體條的側壁接觸的第一側壁部分；和

第一底部部分；

位于所述襯里氧化物上方的介電層，所述介電層包括：

第二側壁部分；和

與所述第一底部部分重疊的第二底部部分；以及

位于所述第二底部部分上方的介電區，所述第二側壁部分位于所述第一側壁部分和所述介電區之間，其中所述第二側壁部分的頂面低于所述介電區的頂面。

6.根據權利要求5所述的集成電路結構，其中，所述第二側壁部分的頂面比所述介電區的頂面低大于約1nm的高度差。

7.根據權利要求5所述的集成電路結構，其中，所述第一側壁部分的頂面與所述第二側壁部分的頂面基本齊平。

8.一種方法，包括：

形成從半導體襯底的頂面延伸進所述半導體襯底中的開口，其中所述半導體襯底的一部分形成從所述開口暴露的半導體條；

在所述開口中形成介電層，所述介電層在使用稀釋的HF溶液蝕刻時具有第一蝕刻率；

在所述介電層上方形成介電區并填充所述開口的剩余部分，其中所述介電區在使用所述稀釋的HF溶液蝕刻時具有第二蝕刻率，并且所述第一蝕刻率大于所述第二蝕刻率；

實施平坦化以去除所述介電層和所述介電區的過量部分，其中所述過量部分位于所述半導體襯底的所述頂面上方，并且所述介電層和所述介電區的剩余部分形成淺溝槽隔離(STI)區。

9.根據權利要求8所述方法，還包括：

使所述STI區凹陷，其中所述半導體條的頂部部分形成位于所述STI區的剩余部分之上的半導體鰭；

在所述半導體鰭的側壁和頂面上形成柵極電介質，其中配置所述介電層和所述介電區的材料以當形成所述柵極電介質時，所述介電層的頂面低于所述介電區的頂面；以及

在所述柵極電介質上方形成柵電極。

10.根據權利要求8所述的方法，還包括：

在使所述STI區凹陷的步驟之后，使用清潔溶液實施清潔步驟，在所述清潔步驟中，以比用所述清潔溶液蝕刻所述介電區的蝕刻率更快的蝕刻率來蝕刻所述介電層。