[發明專利]SRAM單元中的接觸塞及其形成方法

有效

• 申請號: 201310165080.1
• 申請日: 2013-05-07
• 公開（公告）號: CN103855097A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8244
• 分類號: H01L21/8244;H01L21/768;H01L27/11;H01L23/522
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明一般地涉及半導體技術領域，更具體地來說，涉及半導體器件及其形成方法。

背景技術

在深微技術中，接觸塞的尺寸持續縮小以適合不斷減小的柵極間距。為了縮小接觸尺寸而不影響接觸電阻，與方形接觸塞相比較，采用長接觸塞。通過采用長接觸塞，可以減小接觸塞的寬度，沿著柵極間距方向測量該接觸塞的寬度。長接觸塞具有更大的長度，沿著柵極布線(柵極長度方向)方向測量該長度。通過使用長接觸塞，增加了有源接觸尺寸和光刻曝光面積。

長接觸塞可以實現高柵極密度和低接觸電阻。然而，仍存在問題。例如，在相鄰的長接觸塞的端部可能發生線端短路和/或線端與線端橋接。這些可能導致接觸件與鰭主動開路(active?opening)(也被稱為接觸件短路)或接觸件-接觸件漏電(由接觸件橋接導致的)。為了減少線端短路的可能性，需要更多的限制性的空間規則來增大相鄰的接觸塞的端部之間的間隔，或者在線端處需要更積極的光學鄰近校正(OPC)。然而，這些解決方案會影響集成電路的尺寸。因為3D?MOSFET具有非常窄的有源區域，所以這個問題在未來的鰭式MOSFET(3D?MOSFET)中變得更嚴重。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種方法，包括：在靜態隨機存取存儲器(SRAM)單元的一部分上方形成介電層，所述SRAM單元包括：第一上拉晶體管和第二上拉晶體管；第一下拉晶體管和第二下拉晶體管，與所述第一上拉晶體管和所述第二上拉晶體管形成交叉鎖存的反相器；和第一傳輸門晶體管和第二傳輸門晶體管，分別連接至所述第一上拉晶體管和所述第一下拉晶體管的漏極以及所述第二上拉晶體管和所述第二下拉晶體管的漏極；在所述介電層上方形成并圖案化第一掩模層；在所述介電層上方形成第二掩模層；將所述第一掩模層和所述第二掩模層結合起來用作蝕刻掩模來蝕刻所述介電層，在所述介電層中形成接觸開口；以及在所述接觸開口中形成接觸塞。

在該方法中，所述第一掩模層包含選自基本上由基于氧化硅的電介質、氮氧化硅、氮化硅、多晶硅、非晶硅、含碳介電材料、含氮介電材料、有機材料、難熔金屬以及它們的組合所組成的組的材料。

在該方法中，所述第二掩模層包含光刻膠，并且所述第二掩模層位于所述第一掩模層上方。

在該方法中，在圖案化所述第一掩模層的步驟之后，所述第一掩模層形成其中具有第一長接觸開口的連續層，所述第一長接觸開口的長度方向平行于所述SRAM單元的長邊界，并且所述第一長接觸開口的長度大于或者等于所述長邊界的長度。

在該方法中，所述連續層中進一步包含第二長接觸開口，所述第二長接觸開口的長度方向平行于所述SRAM單元的長邊界，并且所述第二長接觸開口的長度小于所述長邊界的長度。

在該方法中，所述第二長接觸開口延伸到所述SRAM單元的邊界。

在該方法中，所述第二長接觸開口未延伸到所述SRAM單元的任何邊界。

在該方法中，在圖案化所述第一掩模層的步驟之后，所述第一掩模層形成彼此分離的島狀件。

在該方法中，在形成所述接觸塞時，同時形成附加接觸塞，所述接觸塞位于所述第一下拉晶體管的漏極上方并與所述第一下拉晶體管的漏極連接，而所述附加接觸塞位于所述第一上拉晶體管的漏極上方并與所述第一上拉晶體管的漏極連接，并且所述接觸塞和所述附加接觸塞彼此分離。

在該方法中，所述接觸塞在所述第一下拉晶體管的漏極和所述第一上拉晶體管的漏極上方延伸并且互連所述第一下拉晶體管的漏極和所述第一上拉晶體管的漏極。

根據本發明的另一方面，提供了一種方法，包括：形成包括多個柵電極和多個有源區域帶的靜態隨機存取存儲器(SRAM)單元，所述多個有源區域帶與所述多個柵電極形成晶體管；在所述多個柵電極和所述多個有源區域帶上方形成層間電介質(ILD)；在所述ILD上方形成第一掩模層，所述第一硬掩模層覆蓋所述ILD的第一部分，并且通過所述第一掩模層中的開口暴露所述ILD的第二部分；形成第二掩模層，所述第二掩模層包括填充到所述第一掩模層中的部分開口中的部分；使用所述第一掩模層和所述第二掩模層作為蝕刻掩模來蝕刻所述ILD以在所述ILD中形成多個接觸開口；以及在所述多個接觸開口中形成多個接觸塞。