[發(fā)明專利]半導體器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201310158489.0
• 申請日: 2013-05-02
• 公開（公告）號: CN103811497B
• 公開（公告）日: 2018-11-27
• 發(fā)明（設計）人: 李起洪;皮昇浩;樸寅洙
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/11519;H01L27/11556;H01L23/522;H01L27/11551;H01L27/11565;H01L29/792
• 代理公司: 北京弘權知識產(chǎn)權代理事務所(普通合伙) 11363
• 代理人: 俞波;周曉雨

本發(fā)明公開了一種半導體器件，所述半導體器件包括：第一導電層；至少一個第一縫隙，所述至少一個第一縫隙穿過第一導電層，并且被配置成以存儲塊為單位來劃分第一導電層；第二導電層，所述第二導電層層疊在第一導電層上；以及第二縫隙，所述第二縫隙在與第一縫隙不同的位置穿過第二導電層，并且被配置成以存儲塊為單位來劃分第二導電層。

相關申請的交叉引用

本申請要求2012年11月14日提交的申請?zhí)枮?0-2012-0128765的韓國專利申請的優(yōu)先權，其全部內(nèi)容通過引用合并于此。

技術領域

本發(fā)明總體而言涉及一種半導體器件及其制造方法，更具體而言，涉及一種三維非易失性存儲器件及其制造方法。

背景技術

非易失性存儲器件即使電源停止供應也能保留儲存的數(shù)據(jù)。近來，由于二維非易失性存儲器件（存儲器單元以單層形成在硅襯底上）的集成度的增強存在限制，所以已經(jīng)研發(fā)了三維非易失性存儲器件（存儲器單元垂直地層疊在硅襯底上）。

三維非易失性存儲器件通過設置具有線形或U形的存儲串來層疊存儲器單元。然而，由于層疊字線的工藝的難度水平高，所以存在層疊材料變得傾斜或者導電材料保留在不期望的區(qū)域上等等的問題。

發(fā)明內(nèi)容

本發(fā)明的實施例提供一種可以更容易地制造的半導體器件及其制造方法。

根據(jù)本發(fā)明的一個實施例的半導體器件可以包括：第一導電層；一個或更多個第一縫隙，所述一個或更多個第一縫隙穿過第一導電層，并且被配置成以存儲塊為單位來劃分第一導電層；第二導電層，所述第二導電層層疊在第一導電層上；以及第二縫隙，所述第二縫隙在與第一縫隙不同的位置穿過第二導電層，并且被配置成以存儲塊為單位來劃分第二導電層。

根據(jù)本發(fā)明的一個實施例的半導體器件可以包括：第一源極層；至少一個第一縫隙，所述至少一個第一縫隙穿過第一源極層，并且被配置成以存儲塊為單位來劃分第一源極層；導電層，所述導電層層疊在第一源極層上；以及一個或更多個第二縫隙，所述一個或更多個第二縫隙在與第一縫隙不同的位置穿過第二導電層，并且被配置成以存儲塊為單位來劃分導電層。

根據(jù)本發(fā)明的一個實施例的制造半導體器件的方法可以包括以下步驟：形成穿過第一導電層的至少一個第一縫隙，第一縫隙以存儲塊為單位來劃分第一導電層；在第一縫隙中形成第一絕緣層；在第一導電層上依次地形成第一材料層和第二材料層；以及形成穿過第一材料層和第二材料層的至少一個第二縫隙，第二縫隙在與第一縫隙不同的位置以存儲塊為單位來劃分第一材料層和第二材料層。

本發(fā)明可以降低制造半導體器件的工藝的難度水平，并且可以增強半導體器件的可靠性。

附圖說明

通過結合附圖參照以下詳細的描述，本發(fā)明的以上和其他的特點和優(yōu)點將變得明顯，其中：

圖1A和圖1B是說明根據(jù)本發(fā)明的一個實施例的半導體器件的布局和截面的示圖；

圖2A是說明根據(jù)本發(fā)明的第一實施例的半導體器件的截面圖；

圖2B是說明根據(jù)本發(fā)明的第二實施例的半導體器件的截面圖；

圖2C是說明根據(jù)本發(fā)明的第三實施例的半導體器件的截面圖；

圖2D是說明根據(jù)本發(fā)明的第四實施例的半導體器件的截面圖；

圖3A至圖8B是說明制造根據(jù)本發(fā)明的第一實施例的半導體存儲器件的方法的示圖；

圖9A和圖9B是說明根據(jù)本發(fā)明的第一實施例的半導體器件的源極層的立體圖；

圖10A至圖10G是說明根據(jù)本發(fā)明的第一實施例的半導體器件的布局的示圖；

圖11是說明根據(jù)本發(fā)明的一個實施例的存儲系統(tǒng)的框圖；