[發(fā)明專利]一種高速低功耗的CMOS全加器及其運算方法有效
| 申請?zhí)枺?/td> | 201310156562.0 | 申請日： | 2013-04-28 |
| 公開（公告）號： | CN103227635A | 公開（公告）日： | 2013-07-31 |
| 發(fā)明（設(shè)計）人： | 賈嵩;呂世公;劉黎;王源;張鋼剛 | 申請（專利權(quán)）人： | 北京大學 |
| 主分類號： | H03K19/0948 | 分類號： | H03K19/0948 |
| 代理公司： | 北京路浩知識產(chǎn)權(quán)代理有限公司 11002 | 代理人： | 王瑩 |
| 地址： | 100871*** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 高速 功耗 cmos 全加器 及其 運算 方法 | ||
技術(shù)領(lǐng)域
本發(fā)明涉及數(shù)字集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及一種高速低功耗的CMOS全加器及其運算方法。
背景技術(shù)
在大規(guī)模集成電路的發(fā)展歷程中，數(shù)據(jù)運算一直扮演著重要的角色。而加法運算是常見的數(shù)據(jù)運算（求和、減法、乘法、除法和冪指數(shù)運算等）系統(tǒng)中最基礎(chǔ)、最核心的部分。在一些基本的數(shù)字系統(tǒng)包括數(shù)字信號處理(DSP)、中央處理器(CPU)、算術(shù)邏輯單元(ALU)以及數(shù)模轉(zhuǎn)換器(ADC)中，加法器更是必不可少的組成部分。正是由于加法運算如此廣泛的應(yīng)用，對于高性能加法器的設(shè)計一直都是眾多學者研究的熱點。
隨著便攜式設(shè)備的增多，集成電路對于體積和功耗的要求也更加嚴格，所以許多功耗低、體積小的全加器電路被設(shè)計出來。但是除了功耗和體積之外，對于全加器性能的評價另一個重要的方面就是電路工作的速度。因為全加器的速度直接決定了整個數(shù)字系統(tǒng)的運算速度和時鐘頻率，所以提高全加器單元的速度也至關(guān)重要。構(gòu)成全加器的邏輯形式有很多，可以是傳輸門結(jié)構(gòu)或者動態(tài)電路結(jié)構(gòu)或者CMOS邏輯形式等等。基于不同邏輯形式的電路具有不同的特點和優(yōu)勢，其中CMOS邏輯電路最大的優(yōu)勢在于它的健壯性。CMOS邏輯電路不僅有很強的驅(qū)動能力，同時還具有泄露電流小，輸出電壓全擺幅和抗干擾能力強等優(yōu)點。而隨著集成電路在工業(yè)、生活、研究中的廣泛應(yīng)用，現(xiàn)實需求對集成電路的速度和功耗提出了更高的要求。所以合理的設(shè)計出一個高速低功耗的全加器單元電路就具有重要的意義。
對于傳統(tǒng)CMOS加法器，1位的全加器單元有3個輸入信號（A、B、Cin）和兩個輸出信號（S和Co）。輸出信號中S是本位和，Co是進位輸出信號。兩個輸出信號可以分別表示為：
Co=AB+ACin+BCin=AB+(A+B)Cin???(1)
根據(jù)(1)和(2)構(gòu)建出的28個晶體管CMOS邏輯的全加器電路結(jié)構(gòu)如圖1所示。圖1中的全加器設(shè)計是現(xiàn)實應(yīng)用中很廣泛的一個經(jīng)典設(shè)計。
上述傳統(tǒng)CMOS全加器有很好的健壯性和驅(qū)動能力，但是存在一些影響速度和功耗的問題。
第一，由于晶體管的并聯(lián)，存在節(jié)點電容較大的問題，如圖1中的節(jié)點N1、N2、N3、N4。
第二，由于晶體管的串聯(lián)，存在較長的充放電通路的問題。如圖1中的充電路徑Mp10-Mp11-Mp12，和放電路徑Mn10-Mn11-Mn12。
第三，由于輸入的信號所需要驅(qū)動的晶體管數(shù)目較多，存在輸入負載過大的問題，如1圖中A和B分別需要驅(qū)動8個晶體管，Cin需要驅(qū)動6個晶體管。
上述三種問題，使得全加器電路在速度和功耗上存在很大的局限。
發(fā)明內(nèi)容
（一）要解決的技術(shù)問題
針對上述缺陷，本發(fā)明要解決的技術(shù)問題是如何設(shè)計出更高性能的全加器單元電路，在保證傳統(tǒng)CMOS良好的驅(qū)動能力和健壯性的同時，減少內(nèi)部冗余節(jié)點和節(jié)點電容，減小輸入信號的負載，減少晶體管的數(shù)目，從而提高加法器的速度（尤其是進位鏈的速度）以及降低電路的功耗。
（二）技術(shù)方案
為解決上述問題，本發(fā)明提供了一種高速低功耗的CMOS全加器，所述CMOS全加器包括：
所述CMOS全加器包括：異或和同或產(chǎn)生電路（1）、進位輸出電路（2）和求本位和電路（3）；
所述異或和同或產(chǎn)生電路（1）用于產(chǎn)生中間信號，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6個晶體管，所述中間信號包括異或信號P和同或信號；
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于北京大學，未經(jīng)北京大學許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201310156562.0/2.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
