[發明專利]一種高速低功耗的CMOS全加器及其運算方法

有效

• 申請號: 201310156562.0
• 申請日: 2013-04-28
• 公開（公告）號: CN103227635A
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 賈嵩;呂世公;劉黎;王源;張鋼剛
• 申請（專利權）人: 北京大學
• 主分類號: H03K19/0948
• 分類號: H03K19/0948
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

1.一種高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括：異或和同或產生電路（1）、進位輸出電路（2）和求本位和電路（3）；

所述異或和同或產生電路（1）用于產生中間信號，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6個晶體管，所述中間信號包括異或信號P和同或信號

所述異或和同或產生電路（1）和所述進位輸出電路（2）共同產生進位輸出信號，其中所述進位輸出電路（2）包括：第一PMOS通路和第一NMOS通路串聯，再連接第一反相器產生進位輸出信號；

所述異或和同或產生電路（1）、所述進位輸出電路（2）和所述求本位和電路（3）共同產生所述CMOS全加器的本位和輸出信號，其中所述求本位和電路（3）包括：第二PMOS通路和第二NMOS通路串聯，再連接第二反相器產生本位和輸出信號。

2.如權利要求1所述的CMOS全加器，其特征在于，所述進位輸出電路（2）中的第一PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯，M1模塊和PMOS晶體管Mp7串聯，兩支PMOS的輸出再進行并聯得到，其中所述M1模塊包括所述同或信號控制的PMOS晶體管Mp6。

3.如權利要求1所述的CMOS全加器，其特征在于，所述進位輸出電路（2）中的第一NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯，NMOS晶體管Mn6和M2模塊串聯，兩支NMOS的輸出再并聯得到，其中所述M2模塊包括所述異或信號P控制的NMOS晶體管Mn7。

4.如權利要求1所述的CMOS全加器，其特征在于，所述求本位和電路（3）中的第二PMOS通路是由M3模塊和PMOS晶體管Mp9串聯，M5模塊和PMOS晶體管Mp11串聯，兩支PMOS輸出再并聯得到，其中所述M3模塊包括所述同或信號控制的PMOS晶體管Mp8，所述M5模塊包括所述異或信號P控制的PMOS晶體管Mp10。

5.如權利要求1所述的CMOS全加器，其特征在于，所述求本位和電路（3）中的第二NMOS通路是由NMOS晶體管Mn8和M4模塊串聯，NMOS晶體管Mn10和M6模塊串聯，兩支NMOS輸出再并聯得到，其中所述M4模塊包括所述異或信號P控制的NMOS晶體管Mn9，所述M6模塊包括所述同或信號控制的NMOS晶體管Mn11。

6.一種利用權利要求1-5任一項所述CMOS全加器的運算方法，其特征在于，所述方法包括以下步驟：

S1、輸入信號A和信號B，所述異或和同或產生電路（1）產生所述信號A和所述信號B的異或信號P和同或信號

S2、所述進位輸出電路（2）計算得到進位輸出信號Co；

S3、所述求本位和電路（3）計算得到所述本位和輸出信號S。

7.如權利要求6所述的運算方法，其特征在于，所述步驟S2中計算進位輸出信號時和所述步驟S3中計算所述本位和輸出信號，還包括之前的計算結果經過反相器的進行取反。