[發(fā)明專利]硅穿孔的制造方法

無效

• 申請?zhí)枺?/td>: 201310153051.3
• 申請日: 2013-04-27
• 公開（公告）號: CN104124200A
• 公開（公告）日: 2014-10-29
• 發(fā)明（設(shè)計）人: 黃昭元;何岳風(fēng);楊名聲;陳輝煌
• 申請（專利權(quán)）人: 艾芬維顧問股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京遠大卓悅知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11369
• 代理人: 史霞

技術(shù)領(lǐng)域

本發(fā)明涉及一種硅穿孔的制造方法。

背景技術(shù)

為了節(jié)省寶貴的布局空間或是增加內(nèi)聯(lián)機的效率，可將多個集成電路(IC)芯片堆棧在一起成為一個IC封裝結(jié)構(gòu)。為了達到此目的，可使用一種三維(3D)堆棧封裝技術(shù)來將復(fù)數(shù)集成電路芯片封裝在一起。此種三維(3D)堆棧封裝技術(shù)廣泛地使用到硅穿孔(TSV)。硅穿孔(TSV)是一種垂直導(dǎo)電通孔，其可以完全貫穿硅晶圓、硅板、任何材料所制成之襯底或芯片。現(xiàn)今，3D集成電路(3DIC)被廣用至許多的領(lǐng)域如內(nèi)存堆棧、影像感測芯片等。

不論單一的晶體管或是單一的內(nèi)聯(lián)機，硅穿孔的體積是其一百倍或更大。由于此種尺寸差異，不難想象，被設(shè)計用來制造傳統(tǒng)集成電路的制造方法可能無法滿足硅穿孔的制造需求。因此需要針對硅穿孔來改造傳統(tǒng)集成電路的制造方法，以無虞地制造硅穿孔以及傳統(tǒng)的集成電路。

發(fā)明內(nèi)容

本發(fā)明涉及一種硅穿孔的制造方法，以及下列步驟。提供一襯底。在該襯底中形成一通孔，此通孔有至少為1μm的直徑及至少為5μm的深度。利用第一蝕刻/沈積比來進行第一化學(xué)氣相沈積處理，以在該通孔的底部與側(cè)壁上以及該襯底的上表面上形成一介電層。利用第二蝕刻/沈積比來進行一形狀修正處理，以改變該介電層的輪廓。重復(fù)該第一化學(xué)氣相沈積處理與該形狀修正處理至少一次，直到該介電層的厚度達到一預(yù)定值。

附圖說明

圖1-6顯示了根據(jù)本發(fā)明一實施例的硅穿孔(TSV)的制造方法。

具體實施方式

下面將詳細地說明本發(fā)明的較佳實施例，舉凡本中所述的組件、組件子部、結(jié)構(gòu)、材料、配置等皆可不依說明的順序或所屬的實施例而任意搭配成新的實施例，這些實施例當(dāng)屬本發(fā)明之范疇。在閱讀了本發(fā)明后，熟知此項技藝者當(dāng)能在不脫離本發(fā)明之精神和范圍內(nèi)，對上述的組件、組件子部、結(jié)構(gòu)、材料、配置等作些許之更動與潤飾，因此本發(fā)明之專利保護范圍須視本權(quán)利要求書所附之權(quán)利要求所界定者為準(zhǔn)，且這些改動與潤飾當(dāng)落在本發(fā)明的權(quán)利要求內(nèi)。

本發(fā)明的實施例及圖示眾多，為了避免混淆，類似的組件系以相同或相似的標(biāo)號示之。圖示意在傳達本發(fā)明的概念及精神，故圖中的所顯示的距離、大小、比例、形狀、連接關(guān)系….等皆為示意而非實況，所有能以相同方式達到相同功能或結(jié)果的距離、大小、比例、形狀、連接關(guān)系….等皆可視為等效物而采用之。

現(xiàn)在參考圖1-6，其顯示了根據(jù)本發(fā)明一實施例之硅穿孔(TSV)的制造方法。在圖1中，提供襯底100并從襯底的前側(cè)在襯底100中形成未貫穿整合襯底的通孔150。襯底100可以是硅基或絕緣層上覆硅襯底，或者襯底可包含淺溝渠隔離結(jié)構(gòu)、被動組件如電阻、各種摻雜區(qū)、冗余圖案及選擇性的主動組件(若依循通孔中間制造制程)。通孔150可藉由微影制程與蝕刻所形成。通孔150系用來形成硅穿孔(TSV)。硅穿孔(在完成后)會貫穿襯底100并物理上、電性上連接襯底100的前側(cè)與背側(cè)。硅穿孔(TSV)系用以將操作電壓VSS、VDD或操作訊號傳遞至形成在襯底100上的集成電路(未顯示于圖中)，或者在不同的芯片之間傳遞訊號及/或電壓。相較于尋常的主動組件如晶體管，硅穿孔(TSV)具有微米級的超大尺寸。在一實施例中，硅穿孔具有30μm的直徑及100μm的深度。在另一實施例中，硅穿孔具有10μm的直徑及30μm的深度。在更另一實施例中，硅穿孔具有至少1μm的直徑如6μm及等于或大于5μm的深度如10μm。

接著參考圖2，在通孔150的側(cè)壁與底部以及襯底100的前表面上形成介電層10。可由使用第一蝕刻/沈積比的高密度電漿化學(xué)氣相沈積(HDPCVD)制程形成介電層10至第一厚度。介電層10可包含常用的介電材料二氧化硅及/或氮化硅。由化學(xué)氣相沈積制程所形成之膜層的階梯覆蓋度取決于到達角度以及在制程中所使用到之前驅(qū)物的表面遷移率。基本上，較大的到達角度會導(dǎo)致較差的階梯覆蓋度，因此得到較差的厚度均勻度及順形性。由于通孔150的轉(zhuǎn)角(襯底與垂直側(cè)壁之交界處)具有最大的到達角度，故介電層10會在通孔150的轉(zhuǎn)角處形成懸突。