[發(fā)明專利]流水線模數(shù)轉換器

在審

• 申請?zhí)枺?/td>: 201310150365.8
• 申請日: 2013-04-26
• 公開（公告）號: CN104124969A
• 公開（公告）日: 2014-10-29
• 發(fā)明（設計）人: 朱紅衛(wèi);趙郁煒
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發(fā)明涉及一種半導體集成電路，特別是涉及一種流水線模數(shù)轉換器（ADC）。

背景技術

流水線ADC是一種既能實現(xiàn)高速又能實現(xiàn)相當分辨率的結構，在電子系統(tǒng)中應用廣泛，同時對性能的要求也越來越高。現(xiàn)在的流水線ADC向著高速度、高精度、低功耗、小面積等方向發(fā)展，但是由于其本身結構特點，現(xiàn)有流水線ADC每一級至少需要兩個電容，且為了減小電容失配和KT/C噪聲，電容尺寸必須高于一定值，會消耗可觀的功耗和面積。

如圖1所示，是現(xiàn)有流水線ADC的結構圖；通過采樣保持模塊（S/H）101進行模擬輸入，輸入的模擬信號經過多個級模塊（stage）如級模塊一1021、級模塊i102i、級模塊n102n以及閃速級模塊103等進行模擬數(shù)字轉換，每一個級模塊形成1位或多位數(shù)字信號，如K₁bits、K_ibits、K_nbits、K_n+1bits，轉換后得到的數(shù)字信號輸入到移位寄存器104中并通過數(shù)字校正電路105后輸出，時鐘產生電路106用于產生時鐘信號從而對級模塊的工作模式進行控制。以一個10-bit分辨率，基于1.5位乘法型模數(shù)轉換器的流水線ADC為例，各級級模塊電路中，最后一級級模塊包括一2位并行模數(shù)轉換器，沒有冗余位；其它各級級模塊為1.5位每級（1.5bit/stage），包括一1.5位乘法型模數(shù)轉換器，1.5位乘法型模數(shù)轉換器輸出2位數(shù)據(jù)，2位數(shù)據(jù)的有效值分別為00,01和10；11為冗余碼。

如圖2所示，是圖1中的級模塊的結構圖；級模塊102i包括子ADCi104和余量增益電路（MDAC）105，輸入的模擬信號V_in經過子ADCi104轉換為數(shù)字信號K_i?bits；余量增益電路105包括采樣保持模塊106，子數(shù)模轉換器（DAC）i107和運算放大器108，子DACi107將數(shù)字信號K_i?bits轉化為模擬量，采樣保持模塊106對輸入的模擬信號Vin進行采樣，模擬信號Vin和子DACi107輸出的模擬量通過減法模塊相減后產生一余量，該余量通過運算放大器108進行放大后輸出模擬信號V_out。，模擬信號V_out作為下一級的級模塊的輸入模擬信號。

為了分析方便，以每級1.5位的MDAC單元為例。如圖3A所示，是圖2中的MDAC為1.5位時級模塊的采樣模式電路圖；級模塊包括電容C_f和C_s，子DAC107a和運算放大器108a。子DAC107a通過三個開關選擇電壓V_ref、o和-V_ref實現(xiàn)，并輸出電壓信號V_dac。開關109和110由第一時鐘信號Φ₁控制，開關111由第二時鐘信號Φ₂控制。在采樣模式時開關109和110接通，輸入信號V_i被采樣到電容C_f和C_s；開關111斷開，此時運算放大器108a閑置。此時運放輸入端的電荷為：

Q₁＝-(C_s+C_f)V_i?????（1）

如圖3B所示，是圖2中的MDAC為1.5位時級模塊的保持模式電路圖，保持模式也為放大周期模式，此時級模塊會輸出余量放大的模擬信號；在保持模式時開關109和110斷開，開關111接通，電容器Cf上極板通過開關111接到運算放大器108a的輸出端，運放處于工作狀態(tài)。Cs上極板會接到子DAC107a的輸出即電壓信號V_dac。此時運放輸入端的電荷為：

Q₂＝(V_x-V_dac)C_s+(V_x-V_o)C_f?????（2）

式（2）中V_o＝A×(0-V_x)，A為運放的有限直流增益，V_x為運算放大器108a的輸入端即反相輸入端的電壓，運算放大器108a的正相輸入端接地。

由電荷守恒原理，Q₁＝Q₂，可以得到：