[發(fā)明專利]流水線模數(shù)轉(zhuǎn)換器

在審

• 申請?zhí)枺?/td>: 201310150365.8
• 申請日: 2013-04-26
• 公開（公告）號: CN104124969A
• 公開（公告）日: 2014-10-29
• 發(fā)明（設(shè)計）人: 朱紅衛(wèi);趙郁煒
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司 31211
• 代理人: 丁紀(jì)鐵

1.一種流水線模數(shù)轉(zhuǎn)換器，其特征在于，流水線模數(shù)轉(zhuǎn)換器包括由多個級模塊組成的流水線模數(shù)轉(zhuǎn)換結(jié)構(gòu)，各級所述級模塊都包括一模擬信號輸入端、數(shù)字信號輸出端和模擬信號輸出端；

第一級所述級模塊的模擬信號輸入端連接外部模擬信號，第一級外的其它各級所述級模塊的模擬信號輸入端連接上一級所述級模塊的模擬信號輸出端；

各級所述級模塊包括子模數(shù)轉(zhuǎn)換器和余量增益電路，各級所述級模塊的子模數(shù)轉(zhuǎn)換器將輸入模擬信號轉(zhuǎn)換為數(shù)字信號輸出；各級所述級模塊的余量增益電路包括子數(shù)模轉(zhuǎn)換器，通過所述子數(shù)模轉(zhuǎn)換器將輸出的數(shù)字信號轉(zhuǎn)化成中間模擬信號，各級所述級模塊的余量增益電路將所述輸入模擬信號和所述中間模擬信號相減后得到模擬信號余量并通過一運算放大器將該模擬信號余量放大后形成輸出模擬信號；

各級所述級模塊的余量增益電路包括采樣模式和保持模式兩種工作模式，各級所述級模塊的余量增益電路的工作模式由一對互為反相的第一時鐘信號和第二時鐘信號控制，各奇數(shù)級的所述級模塊的余量增益電路的工作模式相同且和各偶數(shù)級的所述級模塊的余量增益電路的工作模式都相反；

所述流水線模數(shù)轉(zhuǎn)換器至少包括一個由相鄰兩個所述級模塊組成的周期單元；

所述周期單元的前一級模塊包括：前一級子模數(shù)轉(zhuǎn)換器、前一級子數(shù)模轉(zhuǎn)換器、電容一和前一級運算放大器；

所述周期單元的后一級模塊包括：后一級子模數(shù)轉(zhuǎn)換器、后一級子數(shù)模轉(zhuǎn)換器和后一級運算放大器；

所述周期單元還包括前一級模塊和后一級模塊共用的電容網(wǎng)絡(luò)一和電容網(wǎng)絡(luò)二；

所述電容網(wǎng)絡(luò)一包括電容二和電容三，所述電容二和電容三的電容值相等且為所述電容一的電容值的一半；所述電容二和所述電容三的第一端連接在一起，所述電容二的第二端和開關(guān)一的第一端相連，所述電容三的第二端和開關(guān)二的第一端相連，所述開關(guān)一和所述開關(guān)二的第二端連接在一起，令所述電容二的第一端為T端，所述電容二的第二端為FB端，所述電容三的第二端為DAC端，所述開關(guān)一的第二端為B端；

所述電容網(wǎng)絡(luò)二具有和所述電容網(wǎng)絡(luò)一的相同結(jié)構(gòu)，所述電容網(wǎng)絡(luò)一的所述開關(guān)一和所述開關(guān)二連接第三時鐘信號、并在所述第三時鐘信號的控制下進(jìn)行開關(guān)，所述電容網(wǎng)絡(luò)二的所述開關(guān)一和所述開關(guān)二連接第四時鐘信號、并在所述第四時鐘信號的控制下進(jìn)行開關(guān)；所述第三時鐘信號和所述第四時鐘信號互為反相，且所述第三時鐘信號和所述第四時鐘信號的時鐘周期為所述第一時鐘信號和所述第二時鐘信號的時鐘周期的兩倍；

在所述第一時鐘信號、所述第二時鐘信號、所述第三時鐘信號和所述第四時鐘信號的控制下實現(xiàn)所述周期單元的所述電容網(wǎng)絡(luò)一和所述電容網(wǎng)絡(luò)二在前一級模塊和后一級模塊之間共用，共包括如下連接關(guān)系：

第一種連接關(guān)系，所述第一時鐘信號為高電平、所述第二時鐘信號為低電平、所述第三時鐘信號為高電平和所述第四時鐘信號為低電平，所述周期單元的前一級模塊工作于采樣模式，所述周期單元的前一級模塊的輸入模擬信號連接到所述電容網(wǎng)絡(luò)一的B端和所述電容一的第一端，所述電容網(wǎng)絡(luò)一的所述開關(guān)一和所述開關(guān)二閉合，所述電容網(wǎng)絡(luò)一的T端和所述電容一的第二端相連并接地，所述前一級子模數(shù)轉(zhuǎn)換器的輸入端連接所述周期單元的前一級模塊的輸入模擬信號、所述前一級子模數(shù)轉(zhuǎn)換器的輸出端連接所述前一級子數(shù)模轉(zhuǎn)換器的輸入端，所述前一級子數(shù)模轉(zhuǎn)換器的輸出端和所述電容一的第二端之間斷開連接，所述電容網(wǎng)絡(luò)一的FB端和DAC端都懸空；所述周期單元的后一級模塊工作于保持模式，所述電容網(wǎng)絡(luò)二的T端和所述后一級運算放大器的反相輸入端相連，所述前一級運算放大器的輸出端連接所述電容網(wǎng)絡(luò)二的B端、所述電容網(wǎng)絡(luò)二的所述開關(guān)一和所述開關(guān)二斷開從而使所述前一級運算放大器的輸出端和所述電容網(wǎng)絡(luò)二的電容二和電容三不相連，所述電容網(wǎng)絡(luò)二的DAC端和所述后一級子數(shù)模轉(zhuǎn)換器的輸出端相連，所述電容網(wǎng)絡(luò)二的FB端和所述后一級運算放大器的輸出端相連，所述后一級運算放大器的輸出端的輸出余量放大后的輸出模擬信號并作為所述周期單元的后一級模塊的下一級模塊的輸入模擬信號；

第二種連接關(guān)系，所述第一時鐘信號為低電平、所述第二時鐘信號為高電平、所述第三時鐘信號為高電平和所述第四時鐘信號為低電平，所述周期單元的前一級模塊工作于保持模式，所述前一級子數(shù)模轉(zhuǎn)換器的輸出端和所述電容一的第二端相連接，所述電容網(wǎng)絡(luò)一的T端和所述電容一的第二端相連并連接所述前一級運算放大器的反相輸入端，所述電容網(wǎng)絡(luò)一的FB端和DAC端都懸空，所述電容網(wǎng)絡(luò)一的B端和所述前一級運算放大器的輸出端連接，所述前一級運算放大器的輸出端的輸出余量放大后的輸出模擬信號并作為所述周期單元的后一級模塊的輸入模擬信號；所述周期單元的后一級模塊工作于采樣模式，所述電容網(wǎng)絡(luò)二的T端和所述后一級運算放大器的反相輸入端相連，所述前一級運算放大器的輸出端連接所述電容網(wǎng)絡(luò)二的B端、所述電容網(wǎng)絡(luò)二的所述開關(guān)一和所述開關(guān)二斷開從而使所述前一級運算放大器的輸出端和所述電容網(wǎng)絡(luò)二的電容二和電容三不相連，所述電容網(wǎng)絡(luò)二的DAC端和FB端都懸空，所述周期單元的后一級模塊的輸入模擬信號輸入到所述后一級子模數(shù)轉(zhuǎn)換器的輸入端、所述后一級子模數(shù)轉(zhuǎn)換器的輸出端連接所述后一級子數(shù)模轉(zhuǎn)換器的輸入端；

第三種連接關(guān)系，所述第一時鐘信號為高電平、所述第二時鐘信號為低電平、所述第三時鐘信號為低電平和所述第四時鐘信號為高電平，將所述第一種連接關(guān)系的所述電容網(wǎng)絡(luò)一替換為所述電容網(wǎng)絡(luò)二、同時將所述電容網(wǎng)絡(luò)二替換為電容網(wǎng)絡(luò)一就成了所述第三種連接關(guān)系；

第四種連接關(guān)系，所述第一時鐘信號為低電平、所述第二時鐘信號為高電平、所述第三時鐘信號為低電平和所述第四時鐘信號為高電平，將所述第二種連接關(guān)系的所述電容網(wǎng)絡(luò)一替換為所述電容網(wǎng)絡(luò)二、同時將所述電容網(wǎng)絡(luò)二替換為電容網(wǎng)絡(luò)一就成了所述第四種連接關(guān)系。