[發明專利]高密度3D封裝

有效

• 申請號: 201310146041.7
• 申請日: 2013-04-24
• 公開（公告）號: CN103378017A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: 姜澤圭;翟軍
• 申請（專利權）人: 輝達公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/538;H01L21/50;H01L25/16
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;徐丁峰

技術領域

本發明的實施例總地涉及集成電路芯片封裝，并且，更具體地，涉及具有高功率芯片和低功率芯片的三維系統級封裝。

背景技術

現有技術電子設備的尺寸日益減小。為減少電子設備的尺寸，將微處理器、存儲器設備和其他半導體設備封裝并與電路板裝配在一起的結構必須更加緊湊。

在集成電路芯片的封裝中，已開發出大量裝配技術來減少集成電路和電路板的裝配的整體大小。例如，倒裝芯片焊接（flip-chip?bonding）技術是用來提供具有改進的集成密度的集成電路封裝系統的裝配方法之一。圖1示出常規倒裝芯片封裝結構100的示意性截面視圖。倒裝芯片結構100一般包括半導體設備102，諸如由其后表面安裝在插入件104的上表面上的高功率芯片102a和低功率芯片102b。用焊料凸塊108將插入件104直接束縛在封裝基板106的上表面上。隨后用焊料球112將封裝基板106安裝到印刷電路板（PCB）110上，使能半導體設備102和PCB110之間的電連接。倒裝芯片封裝結構與其中用在封裝基板上所承載的相對厚的金屬線和對應的焊盤將半導體設備（諸如高/低功率芯片）打線結合到封裝基板的傳統打線結合（wire-bonding）技術的集成電路封裝系統相比，提供用經減少的封裝大小和更短的互連距離將半導體設備互連到外部電路的優點。

圖1中所示的封裝結構的布置的一個優點是，高功率芯片102a和低功率芯片102b安裝在插入件的同一側上，以獲得更大的集成電路封裝密度。因此，要求插入件的大得多的占地面積（footprint）。進一步地，制造插入件的工藝，特別是基于硅穿孔的插入件的工藝，復雜且很昂貴，因為其通過使用穿過插入件的導電過孔（via）（例如導電過孔116b）提供半導體設備和底層的PCB之間垂直電互連、以及通過使用導電連接（例如導電連接116a）提供水平并肩布置的半導體設備之間的平面內電互連。已存在的多裸片封裝不但增大插入件的占地面積并因此在封裝基板上強加更重的路由負擔，而且還增大由于插入件的高復雜性以及諸如凸塊間距限制的生產挑戰而出現的與插入件制造相關聯的成本，特別是在當尋求將不同集成電路垂直地組合在單個封裝中的時候。

因此，本領域中需要具有封裝大小和互連距離相應減少的較大密度的集成電路的成本有效的封裝系統。

發明內容

本發明的一個實施例提供集成電路系統，其通常包括具有穿過插入件的多個導電過孔的插入件，安裝在插入件的第一表面上的一個或多個高功率芯片，其中一個或多個高功率芯片在正常運行期間生成至少10W的熱量，安裝在插入件的第二表面上的一個或多個低功率芯片，其中一個或多個低功率芯片在正常運行期間生成小于5W的熱量，并且第一表面和第二表面彼此相對并且大體平行，以及在一個或多個高功率芯片和一個或多個低功率芯片上形成的并配置為包封一個或多個高功率芯片和一個或多個低功率芯片的包封材料。

本發明的一個優點是低功率芯片和高功率芯片分別安裝在插入件的正面和背面，與已經存在的高功率和低功率芯片置于（place）插入件的同一側的多裸片封裝相反。因此，插入件的占地面積和與其相關聯的生產成本減少。此外，因為插入件將低功率芯片與高功率芯片熱隔離，因此低功率芯片可位于接近高功率芯片處而不受到由高功率芯片所生成的熱量的不利影響。這種緊密接近和直接穿過插入件體的導電過孔有利地縮短高功率和低功率芯片之間的互連的路徑長度，這改進了設備性能并減少IC系統中的互連寄生。

附圖說明

因此，可以詳細地理解本發明的上述特征，并且可以參考實施例得到對如上面所簡要概括的本發明更具體的描述，其中一些實施例在附圖中示出。然而，應當注意的是，附圖僅示出本發明的典型實施例，因此不應被認為是對其范圍的限制，本發明可以具有其他等效的實施例。此外，附圖中的圖示不是按比例繪制而是提供用于圖示目的。

圖1是常規倒裝芯片封裝結構的示意性截面視圖。

圖2A是根據本發明的一個實施例的、集成電路（IC）系統的示意性截面視圖。

圖2B是示出插入件和低功率芯片之間的電連接的、經放大的局部截面視圖。

圖3A是根據本發明的一個實施例的、示出插入件關于高功率和低功率芯片的示例性的位置關系的集成電路（IC）系統的示意性俯視圖。

圖3B是沿圖3A的線A-A獲得的截面視圖。

圖4A是根據本發明的另一個實施例的、示出插入件關于高功率和低功率芯片的示例性的位置關系的集成電路（IC）系統的示意性俯視圖。