[發明專利]柵極側壁層的形成方法有效

申請號：	201310143277.5	申請日：	2013-04-23
公開（公告）號：	CN104124143B	公開（公告）日：	2017-11-14
發明（設計）人：	黃敬勇;何其旸	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/28	分類號：	H01L21/28
代理公司：	北京康信知識產權代理有限責任公司11240	代理人：	吳貴明,張永明
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	柵極側壁形成方法
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【說明書】：

技術領域

本申請涉及半導體制造技術領域，具體而言，涉及一種柵極側壁層的形成方法。

背景技術

目前，伴隨著半導體制造技術的發展，為了使半導體器件達到更快的運算速度、更大的數據存儲量，晶片朝向更高的元件密度、高集成度方向發展，柵極寬度的最小特征尺寸已經達到45nm，甚至更小。側壁層的形成質量會對器件的性能產生較大的影響，如何形成高質量的側壁層是半導體制造工藝中備受關注的問題。

現有技術中，對于襯底上形成的精細圖案，一般采用自對準雙圖案（SADP，self-aligned double patterning）技術。現有采用SADP技術形成精細圖案的方法主要包括以下步驟：

如圖1a至1e所示，在半導體襯底30’上依次沉淀核心結構層、掩膜層，并圖案化掩膜層20’，圖案化的掩膜層20’寬度用于定義精細圖案的間隔，以圖案化的掩膜層20’為掩膜，刻蝕核心結構層形成核心結構10’，圖1a示出了半導體襯底上形成的上表面具有掩膜層的核心結構的剖面結構示意圖。然后，在核心結構10’表面以及顯露出的半導體襯底30’表面沉淀側壁層40’，即形成了如圖1b所示的結構，并各向異性刻蝕側壁層40’，即形成了如圖1c所示的結構，使得經過刻蝕的側壁層40’位于核心結構10’的兩側，其寬度為精細圖案的線寬。濕法去除核心結構10’，即形成了如圖1d所示的結構，以刻蝕后的側壁層40’為掩膜，對半導體襯底進行刻蝕，形成精細圖案。

具體地，側壁層40’的形成包括以下步驟，以圖案化的掩膜層20’（也包括在光阻膠層下設置其他功能掩膜層的情況）為掩膜，刻蝕核心結構層形成核心結構10’，在上端仍存在掩膜層20’的核心結構10’上面沉積側壁層40’，各向異性刻蝕側壁層40’，使得經過刻蝕的側壁層40’位于核心結構10’的兩側。在接下來的步驟中，需要將核心結構10’上面的掩膜層20’去除，然后去除位于側壁層40’中間的核心結構10’。但是在去除掩膜層20’的過程中同時會對核心結構10’兩側的側壁層40’及裸露的半導體襯底30’造成損傷，如圖1e所示，一方面，會造成側壁層40’高度降低，另一方面，在去除側壁層40’中間的核心結構10’后會出現半導體襯底30’位于側壁層40’兩側的刻蝕深度呈奇偶不同深度不均一的情況，即覆蓋有核心結構10’的半導體襯底30’部分刻蝕深度淺，裸露的半導體襯底30’部分50’刻蝕深度大。這兩方面問題的存在將直接影響半導體器件性能。

發明內容

本申請旨在提供一種柵極側壁層的形成方法，以解決現有技術中由于核心結構上面的掩膜去除過程中對柵極側壁層及裸露的半導體襯底造成損傷的技術問題。

本申請提供的柵極側壁層的形成方法包括以下步驟：在半導體襯底上形成核心結構，核心結構的上表面具有掩膜層；沉積側壁層后，刻蝕去除核心結構上表面及襯底上的側壁層；沉積形成犧牲層，并對犧牲層進行刻蝕直至露出掩膜層的上表面；刻蝕去除掩膜層；以及刻蝕去除犧牲層及核心結構，形成柵極側壁層。

由于在掩膜層的刻蝕去除過程中，半導體襯底及側壁層的上表面均覆蓋有犧牲層，所以在刻蝕過程中不會對半導體襯底及側壁層造成損傷，也就避免了現有技術中存在的側壁層高度降低，在去除側壁層中間的犧牲層后出現半導體襯底位于側壁層兩側的刻蝕深度呈奇偶不同、深度不均一的情況。

附圖說明

構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施方式及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中：

圖1a示出了現有技術中半導體襯底上形成的上表面具有掩膜層的核心結構的剖面結構示意圖；

圖1b示出了根據圖1a的結構沉淀側壁層后的剖面結構示意圖；

圖1c示出了對圖1b中的結構進行側壁層各向異性刻蝕后的剖面結構示意圖；

圖1d示出了對圖1c中的結構進行掩膜層去除后的剖面結構示意圖；

圖1e示出了對圖1d中的結構進行核心結構去除后的剖面結構示意圖；

圖2示出了根據本申請實施方式的柵極側壁層的形成工藝流程圖；