[發(fā)明專利]鎖存電路、非易失性存儲器件及集成電路

有效

• 申請?zhí)枺?/td>: 201310143161.1
• 申請日: 2013-04-23
• 公開（公告）號: CN103377705B
• 公開（公告）日: 2018-03-09
• 發(fā)明（設(shè)計）人: 崔成旲
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙)11363
• 代理人: 許偉群,俞波

相關(guān)申請的交叉引用

本申請要求2012年4月23日申請的韓國第10-2012-0042173號專利申請的優(yōu)先權(quán)，該專利申請的全文以引用方式并入本文中。

技術(shù)領(lǐng)域

本發(fā)明的示例性實施例涉及一種鎖存電路，及一種包括所述鎖存電路的非易失性存儲器件。

背景技術(shù)

諸如存儲器件的集成電路芯片包括鎖存電路，以便維持數(shù)據(jù)歷時某一時段。

圖1為示出了傳統(tǒng)鎖存電路的示意圖。

該鎖存電路包括N個鎖存器10_1至10_N、及重設(shè)單元20。

鎖存器10_1至10_N中每一個響應(yīng)于供應(yīng)至上拉供電節(jié)點PUSPL_ND的核心電壓VCC及供應(yīng)至下拉供電節(jié)點PDSPL_ND的接地電壓VSS而鎖存數(shù)據(jù)。

重設(shè)單元20在第一重設(shè)信號RESET被激活時將鎖存器10_1至10_N重設(shè)至低電平，且在第二重設(shè)信號SET被激活時將鎖存器10_1至10_N重設(shè)至高電平。

為了將鎖存器10_1至10_N重設(shè)至低電平，激活第一重設(shè)信號RESET。響應(yīng)于激活的第一重設(shè)信號RESET而接通重設(shè)單元20的第一晶體管21_1至21_N，且因此鎖存器10_1至10_N中每一個的第一鎖存節(jié)點Q接地(VSS)。因而，第一鎖存節(jié)點Q的電壓電平由于第一鎖存節(jié)點Q的放電而降低。鎖存器10_1至10_N的第二鎖存節(jié)點Q_N中每一個的電壓變?yōu)楹诵碾妷篤CC的電平，且第一鎖存節(jié)點Q的電壓變?yōu)榻拥仉妷篤SS的電平。當?shù)谝恢卦O(shè)信號RESET變?yōu)榈碗娖角乙虼说谝痪w管21_1至21_N關(guān)斷時，鎖存器10_1至10_N的第一鎖存節(jié)點Q借助下拉供電節(jié)點PDSPL_ND的電壓來維持低電平的電壓，且第二鎖存節(jié)點Q_N借助上拉供電節(jié)點PUSPL_ND的電壓來維持高電平的電壓。

為了將鎖存器10_1至10_N重設(shè)至高電平，激活第二重設(shè)信號SET。在此狀況下，鎖存器10_1至10_N的操作與將鎖存器10_1至10_N重設(shè)至低電平時的操作相反。響應(yīng)于激活的第二重設(shè)信號SET而接通重設(shè)單元20的第二晶體管22_1至22_N，且因此鎖存器10_1至10_N中每一個的第二鎖存節(jié)點Q_N接地(VSS)。因而，第二鎖存節(jié)點Q_N的電壓電平由于第二鎖存節(jié)點Q_N的放電而降低。第一鎖存節(jié)點Q的電壓變?yōu)楹诵碾妷篤CC的電平，且第二鎖存節(jié)點Q_N的電壓變?yōu)榻拥仉妷篤SS的電平。當?shù)诙卦O(shè)信號SET變?yōu)榈碗娖角乙虼说诙w管22_1至22_N關(guān)斷時，鎖存器10_1至10_N的第一鎖存節(jié)點Q中每一個的電壓借助上拉供電節(jié)點PUSPL_ND的電壓來維持高電平，且鎖存器10_1至10_N的第二鎖存節(jié)點Q_N中每一個的電壓借助下拉供電節(jié)點PDSPL_ND的電壓來維持低電平。

然而，若儲存于鎖存器10_1至10_N中每一個中的值不同于待重設(shè)的值，則消耗大量電流以便重設(shè)鎖存器10_1至10_N。尤其，在包括鎖存電路的系統(tǒng)中，歸因于鎖存器的重設(shè)而誘發(fā)過多峰值電流。

發(fā)明內(nèi)容

本發(fā)明的示例性實施例有關(guān)一種用于以最小電流及最小重設(shè)時間來重設(shè)鎖存器的鎖存電路。

根據(jù)本發(fā)明的實施例，一種鎖存電路可包括：鎖存器，其被配置成響應(yīng)于供應(yīng)至上拉供電節(jié)點及下拉供電節(jié)點的電力而操作；延遲單元，其被配置成通過延遲重設(shè)信號來產(chǎn)生延遲的重設(shè)信號；供電單元，其被配置成響應(yīng)于所述重設(shè)信號而將同樣的電力供應(yīng)至所述上拉供電節(jié)點及所述下拉供電節(jié)點；及重設(shè)單元，其被配置成響應(yīng)于所述延遲的重設(shè)信號而將所述鎖存器重設(shè)至第一電平。

根據(jù)本發(fā)明的另一實施例，一種鎖存電路可包括：多個鎖存器，其被配置成響應(yīng)于供應(yīng)至上拉供電節(jié)點及下拉供電節(jié)點的電力而操作；延遲單元，其被配置成通過延遲重設(shè)信號來產(chǎn)生延遲的重設(shè)信號；供電單元，其被配置成響應(yīng)于所述重設(shè)信號而將同樣的電力供應(yīng)至所述上拉供電節(jié)點及所述下拉供電節(jié)點；及重設(shè)單元，其被配置成響應(yīng)于所述延遲的重設(shè)信號而將多個鎖存器重設(shè)至第一電平。

根據(jù)本發(fā)明的另一實施例，一種鎖存電路可包括：鎖存器，其被配置成響應(yīng)于供應(yīng)至上拉供電節(jié)點及下拉供電節(jié)點的電力而操作；延遲單元，其被配置成通過延遲第一重設(shè)信號及第二重設(shè)信號來產(chǎn)生第一延遲的重設(shè)信號及第二延遲的重設(shè)信號；供電單元，其被配置成響應(yīng)于激活的第一重設(shè)信號或激活的第二重設(shè)信號而將同樣的電力供應(yīng)至所述上拉供電節(jié)點及所述下拉供電節(jié)點；第一重設(shè)單元，其被配置成響應(yīng)于所述第一延遲的重設(shè)信號而將包括于所述鎖存電路中的鎖存器重設(shè)至第一電平；及第二重設(shè)單元，其被配置成響應(yīng)于所述第二延遲的重設(shè)信號而將所述鎖存器重設(shè)至第二電平。