[發明專利]使用低速多端口功能單元代替高速功能單元的系統及方法

無效

• 申請號: 201310139440.0
• 申請日: 2013-04-19
• 公開（公告）號: CN103257668A
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 劉子君;張星;王東琳
• 申請（專利權）人: 中國科學院自動化研究所
• 主分類號: G06F1/04
• 分類號: G06F1/04
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

技術領域

本發明涉及高速功能單元設計問題，特別涉及一種使用低速多端口功能單元代替高速功能單元的系統及方法。

背景技術

高速功能單元可以在同一時間內提供大量的數據傳輸和處理能力，隨著集成電路設計工藝的不斷發展，單個與非門的延遲越來越小，整個芯片的主頻越來越高；而對于某些功能單元來說，高速的主頻提高了芯片設計的復雜程度，對芯片設計者提出了嚴重的考驗。

另外隨著芯片商用設計體系的不斷成熟化，越來越多的設計使用購買的IP單元來提高整個芯片的設計速度，減少在不熟悉領域的精力和金錢投入，增加整個芯片的可靠性。在這種情況下由于IP單元內部結構固定，而且相對于外部為一個簡單的黑盒子，修改困難，導致無法對內部單元進行修改減少延遲。這種情況下，相對低速的IP單元和相對高速的內核單元無法兼容，拉低了整個芯片的設計性能。

為解決上述提到的問題，很多設計者不得不使用多套資源進行時分復用的方式來實現，如芯片設計中的多個DDR單元或Flash單元。這種情況下，雖然有機會保證數據供給的速度，但又引入了數據一致性，競爭等多種問題；并且由于多個單元每個單元內部電路缺少復用，大大的增加了面積和功耗開銷。

發明內容

有鑒于此，本發明提出一種使用低速多端口功能單元代替高速功能單元的系統及方法，通過多端口分時復用的方法，簡便地替代了高速功能單元模塊，為某些高速功能單元模塊的設計提供了一種較為簡單的方法。

本發明提出了一種低速多端口功能單元代替高速功能單元的系統，該系統包括多端口低速功能單元和回復拼接選通單元，其中，多端口低速功能單元的每一個端口接收一組高速時鐘請求信號和一個低速時鐘，高速時鐘主頻是低速時鐘主頻的N倍，N是大于等于1的整數，相鄰兩個低速時鐘之間僅偏移一個高速時鐘周期，多端口低速功能單元將處理后的多端口輸出信號經由回復拼接選通單元合成一組高速信號返回高速時鐘域。

其中，高速時鐘為CLKH，低速時鐘為CLKL0，CLKL1，CLKL2，……，CLKLN-1共N個，其中CLKL0的第一個時鐘上升沿與CLKH的第一個時鐘上升沿同時出現，CLKL1的時鐘第一個上升沿與CLKH的第二個時鐘上升沿同時出現，CLKL2的第一個時鐘上升沿與CLKH的第三個時鐘上升沿同時出現，依此類推，CLKLN-1的第一個時鐘上升沿與CLKH的第N個時鐘上升沿同時出現，CLKL0的第二個時鐘上升沿與CLKH的第N+1個時鐘上升沿同時出現，依此反復下去，每一個高速時鐘上升沿所對應的信號都有低速時鐘的上升沿信號相對應。

其中，高速時鐘下的請求信號組在每一個高速時鐘上升沿發生改變，而當每次改變時，都會對應一個低速時鐘的上升沿對該信號進行采集，并輸入多端口低速時鐘的一個端口。

其中，高速時鐘請求信號為Req0至ReqK-1共K個，K是大于等于1的整數，其中Req0被低速時鐘CLKL1域的寄存器采集，進入CLKL1域所包含的請求信號中，Req1被低速時鐘CLKL2域的寄存器采集，進入CLKL2域所包含的請求信號中，Req2被低速時鐘CLKL3域的寄存器采集，進入CLKL3域所包含的請求信號中，依此類推，ReqN-1被低速時鐘CLKL0域的寄存器采集，進入CLKL0域所包含的請求信號中，ReqN被低速時鐘CLKL1域的寄存器采集，進入CLKL1域所包含的請求信號中，如此反復工作保證高速信號域的信號無誤的進入低速多端口功能單元。

本發明還提出了一種低速多端口功能單元代替高速功能單元的方法，該方法包括：多端口低速功能單元的每一個端口接收一組高速時鐘請求信號和一個低速時鐘，高速時鐘主頻是低速時鐘主頻的N倍，N是大于等于1的整數，相鄰兩個低速時鐘之間僅偏移一個高速時鐘周期，多端口低速功能單元將處理后的多端口輸出信號經由回復拼接選通單元合成一組高速信號返回高速時鐘域。

附圖說明

圖1為本發明使用低速多端口功能單元代替高速功能單元的裝置結構圖；

圖2為所舉實例的多時鐘邏輯關系圖；

圖3為所舉實例的多時鐘邏輯關系約束關系；

圖4為所舉實例的請求信號組邏輯圖；

圖5為所舉實例的各回復信號組邏輯圖。

具體實施方式

下面將詳細描述本發明的各個具體構成部分和實現細節。為方便描述本發明的技術方案，以下參照附圖進行詳細說明。