[發明專利]處理器系統以及用于操作計算機處理器的方法

有效

• 申請號: 201310137022.8
• 申請日: 2013-04-19
• 公開（公告）號: CN103377169A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: A·布于克托蘇諾格盧;P·G·埃瑪;A·M·哈特斯泰因;M·B·希利;K·K·凱拉斯
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F15/16
• 分類號: G06F15/16;G06F15/177
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;張亞非

技術領域

本領域一般涉及通過以層疊配置連接處理器而形成的三維（3-D）多處理器器件，以及用于控制3-D層疊多處理器器件以選擇性地在多種操作模式中的一種模式下操作的方法。

背景技術

在半導體處理器芯片制造領域，在處理器技術的早期很多公司都生產單芯片處理器。在最近十年左右，摩爾定律繼續縮小尺寸，很多公司和其他實體已經設計了在單層上具有多個處理器的處理器芯片。但是，隨著每個芯片上的處理器數量的持續增加，處理器之間的片上通信變得有問題。例如，隨著處理器芯片的2D尺寸增加以適應更多處理器，處理器之間的水平布線長度增加（在mm或cm范圍中），導致處理器之間通信的周期延遲，并需要沿著處理器之間的通信路徑來使用高功率片上驅動器。此外，與處理器之間的通信相關的周期延遲隨著處理器工作頻率的增加而增加

發明內容

本發明的示例性實施例一般包括通過以層疊配置連接處理器而形成的三維（3-D）處理器器件，以及用于控制3-D層疊多處理器器件以選擇性地在多種操作模式中的一種模式下操作的方法。

在本發明的一個示例性實施例中，一種處理器系統包括包含第一處理器的第一處理器芯片和包含第二處理器的第二處理器芯片。第一和第二處理器芯片以層疊配置連接，其中第一和第二處理器通過第一和第二處理器芯片之間的垂直連接而連接。處理器系統還包括模式控制電路，以選擇性地在多種操作模式中的一種模式下操作處理器系統，其中，在第一操作模式下，第一和第二處理器被配置為實現提前運行（run-ahead）功能，其中，第一處理器操作執行的主線程且第二處理器操作執行的提前運行線程。

在第一操作模式下，第一處理器保持執行程序的體系結構（architected）狀態，其中，第二處理器執行相同的程序，但使用投機狀態在第一處理器之前投機地運行。通過執行能產生高速緩存不命中并解決程序流程問題的程序指令而拋棄與產生可能的高速緩存不命中或解決程序流程無關的其他程序指令，第二處理器在第一處理器之前投機地運行。第一和第二處理器使用第一和第二處理器芯片之間的垂直連接來互相通信。

在本發明的另一示例性實施例中，處理器系統包括包含第一處理器的第一處理器芯片以及包含第二處理器的第二處理器芯片。第一和第二處理器芯片以層疊配置連接，其中第一和第二處理器通過第一和第二處理器芯片之間的垂直連接而連接。處理器系統還包括模式控制電路，其選擇性地在多種操作模式中的一種模式下操作處理器系統，其中，在第一操作模式下，第一和第二處理器被配置為共享高速緩存存儲器，其中，共享的高速緩存存儲器的一部分被配置為只能被第一和第二處理器存取的私有存儲區域。共享的高速緩存存儲器的一部分被重新配置為只能被第一和第二處理器存取的私有存儲區域，以保持對于第一和第二處理器以外的任何實體來說不可見的狀態。在一個示例性實施例中，高速緩存存儲器是通過聚集與第一和第二處理器相關的兩個對準的高速緩存而配置的共享的高速緩存。

根據說明性實施例的下列詳細描述并結合附圖，本發明的這些和其他示例性實施例、特征、目標和優勢將變得明顯。

附圖說明

圖1是多處理器芯片的示意性透視圖。

圖2是根據本發明的說明性實施例的3-D層疊多處理器結構的示意性透視圖。

圖3是芯片封裝結構的示意圖。

圖4概念性地示出了根據本發明的另一示例性實施例的3-D層疊多處理器結構。

圖5示意性地示出了根據本發明的另一示例性實施例的基于圖4所示的概念實現的3-D層疊多處理器結構的物理實現。

圖6示意性地示出了根據本發明的示例性實施例的用于控制3-D層疊多處理器結構的多模態操作的方法。

圖7是可以應用本發明的原理的處理器的示意性平面圖。

圖8是根據本發明的示例性實施例的3-D層疊多處理器器件的示意性透視圖，該器件包括一對處理器，其具有和圖7所示的相同的處理器布局。

圖9A是根據本發明示例性實施例的3-D層疊多處理器器件的示意性透視圖，該器件包括互相垂直層疊在彼此頂上的具有對準的L2和L3高速緩存的第一和第二處理器。

圖9B是根據本發明的示例性實施例的圖9A的3-D層疊多處理器器件的示意性透視圖，該器件具有結合的L3高速緩存，作為第一和第二處理器的共享L3高速緩存來操作。