[發(fā)明專利]用于在延遲線中生成多個延遲的方法和延遲電路有效
| 申請?zhí)枺?/td> | 201310135973.1 | 申請日： | 2013-04-18 |
| 公開（公告）號： | CN103378827B | 公開（公告）日： | 2017-09-08 |
| 發(fā)明（設(shè)計(jì)）人： | K·C·巴克塔瓦特孫;N·S·B·阿爾馬拉普爾 | 申請（專利權(quán)）人： | 德克薩斯儀器股份有限公司 |
| 主分類號： | H03K5/14 | 分類號： | H03K5/14 |
| 代理公司： | 北京紀(jì)凱知識產(chǎn)權(quán)代理有限公司11245 | 代理人： | 趙蓉民 |
| 地址： | 美國德*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 延遲線 生成 延遲 方法 電路 | ||
1.一種用于在延遲線中生成多個延遲的方法，其包括：
通過與延遲線組耦合的控制電路確定對應(yīng)于所述延遲線組的多個延遲線之中的延遲線的固有延遲的第一延遲時間數(shù)量，所述固有延遲是由所述延遲線貢獻(xiàn)的最小延遲；
基于所述第一延遲時間數(shù)量通過所述控制電路確定通過所述延遲線提供一延遲的第二延遲時間數(shù)量；以及
通過與所述延遲線組耦合的配置電路配置所述延遲線以便通過所述延遲線生成對應(yīng)于所述第二延遲時間數(shù)量的該延遲。
2.根據(jù)權(quán)利要求1所述的方法，其中確定所述第一延遲時間數(shù)量包括：
通過針對第一延遲校準(zhǔn)所述延遲線確定用于提供所述第一延遲的延遲時間數(shù)量；
通過針對第二延遲校準(zhǔn)所述延遲線確定用于提供等同于所述第一延遲與每個延遲線的所述固有延遲之差的所述第二延遲的延遲時間數(shù)量；以及
基于對應(yīng)于所述第一延遲的延遲時間數(shù)量和對應(yīng)于所述第二延遲的延遲時間數(shù)量，計(jì)算對應(yīng)于所述延遲線的所述固有延遲的第一延遲時間數(shù)量。
3.根據(jù)權(quán)利要求2所述的方法，其中針對所述第二延遲校準(zhǔn)所述延遲線包括：
將時鐘信號延遲所述延遲線的固有延遲。
4.根據(jù)權(quán)利要求2所述的方法，其中計(jì)算所述第一延遲時間數(shù)量包括：
確定對應(yīng)于所述第一延遲的延遲時間數(shù)量與對應(yīng)于所述第二延遲的延遲時間數(shù)量之差；以及
基于所述差確定所述第一延遲時間數(shù)量。
5.根據(jù)權(quán)利要求1所述的方法，其中確定所述第一延遲時間數(shù)量包括：
確定用于通過所述多個延遲線中的每個延遲線提供第一延遲的延遲時間數(shù)量；
確定用于通過所述多個延遲線中的每個延遲線提供第二延遲的延遲時間數(shù)量；以及
基于對應(yīng)于所述第一延遲的延遲時間數(shù)量、對應(yīng)于所述第二延遲的延遲時間數(shù)量以及所述第一延遲和所述第二延遲的比率，計(jì)算對應(yīng)于所述固有延遲的所述第一延遲時間數(shù)量。
6.根據(jù)權(quán)利要求5所述的方法，其中確定對應(yīng)于所述第一延遲的延遲時間數(shù)量包括：
針對所述第一延遲校準(zhǔn)所述延遲線組的第一預(yù)定數(shù)量的延遲線。
7.根據(jù)權(quán)利要求5所述的方法，其中確定對應(yīng)于所述第二延遲的延遲時間數(shù)量包括：
針對所述第二延遲校準(zhǔn)所述延遲線組的第二預(yù)定數(shù)量的延遲線。
8.根據(jù)權(quán)利要求5所述的方法，其中計(jì)算所述第一延遲時間數(shù)量包括：
基于所述第一延遲與所述第二延遲的比率，將對應(yīng)于所述第一延遲的延遲時間數(shù)量和對應(yīng)于所述第二延遲的延遲時間數(shù)量進(jìn)行比較；以及
基于所述比較，確定對應(yīng)于所述固有延遲的所述第一延遲時間數(shù)量。
9.一種延遲電路，其包括：
包括多個延遲線的延遲線組，所述多個延遲線中的每個延遲線被配置為提供多個延遲，所述延遲線組包括被配置為接收時鐘信號的輸入端子和輸出端子；
與所述延遲線組的所述輸入端子耦合的恒定延遲塊，所述恒定延遲塊被配置為將所述時鐘信號延遲所述多個延遲線的固有延遲；
與所述延遲線組耦合的控制電路，所述控制電路被配置為確定對應(yīng)于所述多個延遲線中每個延遲線的所述固有延遲的第一延遲時間數(shù)量，以及基于所述第一延遲時間數(shù)量確定第二延遲時間數(shù)量以通過所述多個延遲線中每個延遲線提供所述多個延遲，所述固有延遲是由所述多個延遲線中每個延遲線貢獻(xiàn)的最小延遲；以及
與所述恒定延遲塊和所述延遲線組耦合的配置電路，所述配置電路被配置為基于所述延遲時間數(shù)量配置所述多個延遲線中每個延遲線以生成所述多個延遲，并由此使得能夠通過所述多個延遲線中每個延遲線提供所述多個延遲。
10.根據(jù)權(quán)利要求9所述的延遲電路，其中所述配置電路包括：
選擇電路，其被配置為提供所述時鐘信號和所述恒定延遲塊的輸出之一作為所述選擇電路的輸出；
相位比較器，其與所述選擇電路和所述延遲線組的輸出端子耦合，并且其被配置為確定所述選擇電路的輸出與所述延遲線組的輸出之間的相位差；以及
延遲控制塊，其與所述延遲線組和所述相位比較器耦合，并且其被配置為基于所述相位差控制通過所述多個延遲線中每個延遲線生成的延遲。
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