[發(fā)明專(zhuān)利]一種低壓跟隨的開(kāi)環(huán)電壓調(diào)整電路有效
| 申請(qǐng)?zhí)枺?/td> | 201310129076.X | 申請(qǐng)日： | 2013-04-15 |
| 公開(kāi)（公告）號(hào)： | CN103235632A | 公開(kāi)（公告）日： | 2013-08-07 |
| 發(fā)明（設(shè)計(jì)）人： | 李兆桂 | 申請(qǐng)（專(zhuān)利權(quán)）人： | 無(wú)錫普雅半導(dǎo)體有限公司 |
| 主分類(lèi)號(hào)： | G05F3/24 | 分類(lèi)號(hào)： | G05F3/24 |
| 代理公司： | 無(wú)錫盛陽(yáng)專(zhuān)利商標(biāo)事務(wù)所(普通合伙) 32227 | 代理人： | 顧吉云 |
| 地址： | 214102 江蘇省無(wú)錫*** | 國(guó)省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 低壓 跟隨 開(kāi)環(huán) 電壓 調(diào)整 電路 | ||
技術(shù)領(lǐng)域
本發(fā)明屬于模擬電源技術(shù)領(lǐng)域，涉及一種電壓調(diào)整電路結(jié)構(gòu)，具體為一種低壓跟隨的開(kāi)環(huán)電壓調(diào)整電路。
背景技術(shù)
傳統(tǒng)的電壓調(diào)整電路，如圖1所示，由電壓比較器、N型或P型輸出驅(qū)動(dòng)管、分壓電路、反饋電路等組成，這種電路一方面對(duì)環(huán)路的穩(wěn)定性要求較高，另外一方面，當(dāng)電源電壓較低時(shí)，輸出電壓無(wú)法充分跟隨電源電壓，從而造成電壓損失。
發(fā)明內(nèi)容
為了解決上述問(wèn)題，本發(fā)明提供了一種低壓跟隨的開(kāi)環(huán)電壓調(diào)整電路，其提供了一個(gè)低電壓降、高穩(wěn)定性的電壓調(diào)整電路。
其技術(shù)方案是這樣的：一種低壓跟隨的開(kāi)環(huán)電壓調(diào)整電路，其特征在于，其包括參考電路和輸出電路，所述參考電路包括柵端相連的第一PMOS管和第二PMOS管，所述第一PMOS管的源端連接電源VDD，所述第一PMOS管的柵端和漏端相連產(chǎn)生pbias信號(hào)，所述第一PMOS管的漏端連接參考電流源后接地，所述第二PMOS管的源端連接所述電源VDD，所述第二PMOS管的依次串聯(lián)連接第三PMOS管、第四NMOS管后接地，所述第三PMOS管的柵端連接參考電壓，所述第四NMOS管的柵端、漏端相連產(chǎn)生nbias1信號(hào)，所述輸出電路包括依次串聯(lián)的第五PMOS管、第六PMOS管、第七NMOS管，所述第五PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號(hào)，所述第六PMOS管的柵端連接所述參考電壓，所述第七NMOS管的柵端和漏端相連、源端接地，所述第五PMOS管的漏端、第六PMOS管的源端分別連接第八NMOS管的柵端，所述第八NMOS管的漏端連接所述電源VDD、源端與第九PMOS管的漏端相連后連接電壓輸出端，所述第九PMOS管的源端連接所述電源VDD、柵端分別連接第十PMOS管的漏端、第十一NMOS管的漏端，所述第十PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號(hào)，所述第十一NMOS管的源端接地、柵端分別連接第十二PMOS管的漏端、第十三NMOS管的漏端，所述第十二PMOS管的源端連接所述電源VDD、柵端連接所述pbias信號(hào)，所述第十三NMOS管的柵端連接所述nbias1信號(hào)、源端接地。
其進(jìn)一步特征在于，所述第一PMOS管與所述第二、第五、第十、第十二PMOS管為倍乘關(guān)系；所述第十PMOS管大于第二PMOS管，所述第二PMOS管、第五PMOS管與所述第十二PMOS管相同；所述第三PMOS管與所述第六PMOS管為倍乘關(guān)系；所述第三PMOS管與所述第六PMOS管相同；所述第四NMOS管與所述第七NMOS管、第十三NMOS管為倍乘關(guān)系；所述第十三NMOS管大于所述第四NMOS管，所述第四NMOS管與所述第七NMOS管相同。
采用本發(fā)明的結(jié)構(gòu)后，在電源電壓較低情況下，電壓輸出端的輸出電壓通過(guò)第九PMOS管能較好的跟隨電源電壓，而在電源電壓較高的情況下，輸出電壓通過(guò)第八NMOS管被參考電壓Vref限制，同時(shí)，參考電路和輸出電路為兩路獨(dú)立的電路結(jié)構(gòu)，較好地隔離了來(lái)自電壓輸出端產(chǎn)生的干擾，使得電路形成開(kāi)環(huán)結(jié)構(gòu)，穩(wěn)定性高。
附圖說(shuō)明
圖1為現(xiàn)有技術(shù)電路圖；
圖2為本發(fā)明電路圖；
圖3為NMOS管和PMOS管示意圖。
具體實(shí)施方式
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