[發明專利]采用8T高性能單端口位單元的高性能雙端口SRAM架構有效
| 申請號: | 201310128640.6 | 申請日: | 2013-02-22 |
| 公開(公告)號: | CN103295624B | 公開(公告)日: | 2017-09-22 |
| 發明(設計)人: | M·C·喬希;P·K·熱娜;L·V·霍蘭 | 申請(專利權)人: | 德克薩斯儀器股份有限公司 |
| 主分類號: | G11C11/413 | 分類號: | G11C11/413 |
| 代理公司: | 北京紀凱知識產權代理有限公司11245 | 代理人: | 趙蓉民 |
| 地址: | 美國德*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 采用 性能 端口 單元 sarm 架構 | ||
技術領域
本文描述的各種電路實施例通常涉及存儲器架構以及用于訪問存儲器架構的方法,并且更具體地涉及在靜態隨機存取存儲器(SRAM)中實現基本同步的讀和寫功能的方法和電路架構。
背景技術
在單個時鐘周期內采用讀和寫功能訪問存儲器一直為用戶所需。過去,這一需求是通過在一個時鐘周期內依次使用時鐘上升沿和下降沿來實現。該方式被稱為“雙端口功能”。它使得兩倍于單端口存儲器的周期時間得以實現。然而,隨著日益漸小拓撲結構所帶來的時序錯配和較低工作電壓會對雙端口功能模式的工作性能造成限制。
采用異步功能是通過提供可用的異步內存信號而容許在給定時鐘周期內具有雙端口功能。在嵌入式處理器電路所包括的存儲器中可以見到這方面的示例,例如構造于高性能RAM結構周圍的編譯器。引入雙沿法至少有助于克服一些性能限制。然而不考慮外部時鐘的話,異步特性能夠以最快的速度為存儲器設定時鐘。因此,存儲器容易發生時序錯配。這往往會導致電路制造中的產量損失。
一種使用28nm技術研發的8個晶體管(8T)位單元至少已經能解決對于一些強大的,高性能的,雙端口和單端口RAM的需求。該8T位單元考慮到了單端口和雙端口兩種內存拓撲的功能。這樣就有條件設計一種具有在寫操作之后進行讀操作功能的雙端口結構。雖然雙端口結構有助于改善性能局限性,但是它仍然不能實現在相同位單元的同步讀寫操作。當訪問存儲陣列中的相同行時,還存在能導致功能故障的潛在問題。
現在參照圖1,顯示了一種現有設計的8T位單元10的電路簡圖。當然,可以理解,8T位單元10只是存儲陣列上多數位單元中的一個。位單元按行列排布,而且可以使用適當的行列地址信號及其相關的邏輯電路,對每個位單元分別進行尋址。通常,位單元被排列為預定數目的位單元可以被同時尋址,例如,從而以預定的量存儲和傳遞信息,諸如字節、字,或者類似物。
該8T位單元10中的6個晶體管用于寫操作,而2個晶體管用于高性能讀操作。該8T單元具有交叉耦連的反相器12和14,它們通過訪問或通柵晶體管20和22分別連接到寫位線16和18(WBIT和)。反相器12具有連接于VCC和地之間的PMOS晶體管24和NMOS晶體管26,并且反相器14同樣具有連接于VCC和地之間的PMOS晶體管28和NMOS晶體管30。反相器12的PMOS晶體管24和NMOS晶體管26的柵極都連接在反相器14的PMOS晶體管24和NMOS晶體管26之間。同樣,反相器14的PMOS晶體管28和NMOS晶體管30的柵極也都連接于反相器12的PMOS晶體管24和NMOS晶體管26之間。由虛線圈32所包圍的電路實質上是個6T位單元(不包括被指定為寫位線16和18的線,其在6T運行模式下也可用于讀功能)。在8T位單元中顯示的NMOS晶體管34和36的堆棧37被連接到反相器14的PMOS晶體管24和NMOS晶體管26間的節點與讀位輸出線38(RBIT)之間。
在操作中,讀地址信號(AR/EZR)被施加到讀地址線40上,并且同步于讀地址鎖存/時鐘電路44的線42上的時鐘信號。讀控制信號產生于讀字線46(RWL)上。同樣的,一個寫地址信號(AW/EZW)被施加于寫地址線48上,并且同步于寫地址鎖存/時鐘電路50的線42上的時鐘信號。寫控制信號產生于寫字線52(WWL)。
來自數據輸入線54的要被寫入存儲單元10中的數據,經由數據鎖存/解碼邏輯電路56,被施加到寫位線16和18上。將從電路中讀取的輸出在線38上通過檢測邏輯和輸出驅動電路58被檢測,且被傳遞給輸出線60。
8T位單元10在作為拓撲的相同架構環境下執行讀寫操作,且在該拓撲結構中能夠執行雙端口操作。在時鐘的正相,分別根據位于讀地址線40和寫地址線52上的讀地址(AW/EZR)和寫地址(AR/EZR)的信號值,來激活并行的寫字線和讀字線。因此,其上具有雙字線的陣列中的位單元能夠被選擇性地尋址,從而允許將來自數據鎖存/解碼邏輯電路56的數據寫入位單元10,而且允許經由晶體管堆棧37內的NMOS晶體管34和36所提供的信號結束檢測機制來讀取位單元10的內部值。包括讀地址鎖存/時鐘電路44,寫地址鎖存/時鐘電路50,數據鎖存/解碼邏輯56,以及檢測邏輯和輸出驅動器60的外圍邏輯電路被設計,以使得位單元10能夠執行并行操作,從而使位單元10能夠提供高性能讀寫操作。
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