[發(fā)明專利]邏輯晶體管以及非易失性存儲器單元集成

無效

• 申請?zhí)枺?/td>: 201310121434.2
• 申請日: 2013-04-09
• 公開（公告）號: CN103367260A
• 公開（公告）日: 2013-10-23
• 發(fā)明（設(shè)計）人: 馬克·D·霍爾;梅于爾·D·施羅夫
• 申請（專利權(quán)）人: 飛思卡爾半導(dǎo)體公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L27/115
• 代理公司: 中原信達(dá)知識產(chǎn)權(quán)代理有限責(zé)任公司 11219
• 代理人: 劉光明;穆德駿

技術(shù)領(lǐng)域

本公開通常涉及非易失性存儲器，并且更具體地，涉及在同一集成電路上集成非易失性存儲器和邏輯晶體管。

背景技術(shù)

很多半導(dǎo)體器件在同一集成電路（IC）上包括或嵌入其它晶體管類型的非易失性存儲器（NVM）晶體管。不同晶體管類型的制造工藝可能不相同，要求集成工藝。例如，為了集成NVM與例如CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)，CMOS工藝可被修改以包括制備NVM存儲器單元和支撐器件所必需的工藝步驟。

閃速NVM通常被嵌入在例如具有CMOS邏輯電路的片上系統(tǒng)（SoC）集成電路。閃速NVM可以包括包含多晶硅的浮置柵極，或使用包括納米晶體或一個ONO（氧化物-氮化物-氧化物）層的電荷存儲層。存儲器單元還可以包括控制柵極，該控制柵極包括多晶硅、金屬或兩者。此外，可能希望使用邏輯晶體管內(nèi)的高-k（其中k指的是材料的介電常數(shù)）柵極介電層。在同一集成電路上集成非易失性存儲器單元與具有金屬柵極和高-k柵極介電層的邏輯晶體管可能要求很多附加工藝步驟。

所需要的是一種用于有效地在NVM單元陣列嵌入金屬柵極/高-k介電層邏輯晶體管的工藝集成方法。

附圖說明

本發(fā)明通過舉例的方式被說明并且不受附圖限制，在附圖中，相同的附圖標(biāo)記被用于指示相似的元素。為了簡便以及清晰而圖示了附圖中的元素，并且附圖中的元素不一定按比例繪制。

圖1是根據(jù)實施例的在處理的一個階段的半導(dǎo)體器件的橫截面；

圖2是圖1的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖3是圖2的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖4是更詳細(xì)的圖3中示出的半導(dǎo)體器件的一部分；

圖5是圖3的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖6是圖5的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖7是圖6的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖8是圖7的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖9是圖8的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖10是圖9的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖11是圖10的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖12是圖11的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖13是圖12的半導(dǎo)體器件在處理的隨后階段的橫截面；

圖14是圖13的半導(dǎo)體器件在處理的隨后階段的橫截面；以及

圖15是圖14的半導(dǎo)體器件在處理的隨后階段的橫截面。

具體實施方式

在一方面中，非易失性存儲器（NVM）單元和邏輯晶體管的集成在單一的集成電路上有效地集成了NVM和邏輯。這個集成提供了在處理階段形成的允許關(guān)鍵的介電層和存儲層材料選擇上的靈活性的重要特征。關(guān)于存儲層，這包括在浮置柵極和納米晶體之間進(jìn)行選擇的靈活性以及從多個納米晶體材料當(dāng)中進(jìn)行選擇的靈活性。存儲層和介電層的這些選擇處于虛擬柵極工藝的背景下，在該虛擬柵極工藝的背景下，功函數(shù)設(shè)置材料被保留而虛擬頂柵被最終頂柵所取代。這通過參考附圖和下面的描述可以更好地理解。

在此描述的半導(dǎo)體襯底可以是任何半導(dǎo)體材料或材料的組合，諸如砷化鎵、硅鍺、硅覆絕緣體（SOI）、硅、單晶硅等等，以及上面的組合。

圖1示出的是半導(dǎo)體器件10，半導(dǎo)體器件10具有半導(dǎo)體襯底16、在襯底16的一部分內(nèi)或之上的NVM區(qū)域12、在襯底16的一部分內(nèi)或之上的邏輯區(qū)域14、以及在襯底16之上的硬掩模層18。在同一襯底16內(nèi)或之上，也可以有其它區(qū)域。用于形成單一邏輯晶體管和單一NVM單元的工藝將在隨后的附圖中示出并且是將在那些區(qū)域內(nèi)形成的其它晶體管和存儲器單元的示范。硬掩模層18可以是氧化物并且可以約100埃。也可以使用其它材料和厚度。

圖2示出的是在從NVM區(qū)域12移除硬掩模層18之后的半導(dǎo)體器件10。未示出的掩膜被用于進(jìn)行這個蝕刻。

圖3示出的是在NVM區(qū)域12之上的襯底16上和在邏輯區(qū)域14之上的掩模層18上沉積電荷存儲層20之后的半導(dǎo)體器件10。