[發明專利]有效控制過刻蝕量的方法

有效

• 申請號: 201310113918.2
• 申請日: 2013-04-02
• 公開（公告）號: CN104103537A
• 公開（公告）日: 2014-10-15
• 發明（設計）人: 胡敏達;張城龍
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L21/311;H01L23/544
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明屬于半導體制造領域，涉及一種工藝調整方法，特別是涉及一種有效控制過刻蝕量的方法。

背景技術

隨著集成電路CMOS技術按照摩爾定律而高速發展，互連延遲逐漸取代器件延遲成為影響芯片性能的關鍵因素。互連之間的寄生電容和互連電阻造成了信號的傳輸延遲。由于銅具有較低的電阻率，優越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進而減小總的互連延遲效應，現已由常規的鋁互連改變為低電阻的銅互連。同時降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質的相對介電常數k，因此使用低k材料作為不同電路層的絕緣介質代替傳統的SiO₂介質已成為滿足高速芯片的發展的需要。因此銅/低K介質體系逐漸取代了傳統的Al/SiO₂體系成為了業界的主流。

在多層不限立體結構中，兩個層間介質層之間通常包括刻蝕停止層，刻蝕停止層的作用是使溝槽或通孔的刻蝕深度得以精確控制及一致化。若沒有刻蝕停止層，由于干法刻蝕的不均勻性、微負載效應及深寬比效應等，會使得刻蝕深度難以控制及不一致。刻蝕停止層還具有阻擋銅擴散的功能。但是刻蝕停止層會增加導線間的電容和層間電容，當工藝節點進入到28納米，在半導體后線（back-end?of?line，BEOL）中，為了減小RC(resistance?capacitance?delay)延遲，已廣泛采用低k介質或超低k介質作為層間介質，刻蝕停止層（Etch?Stop?Layer，ESL）的厚度也不斷減小。

在金屬互連線的布線工藝中，現普遍采用雙大馬士革結構工藝：先在介質層中開出互連溝槽和通孔，然后通過電鍍或化學鍍銅在互連溝槽和通孔中淀積銅，再利用化學機械拋光（CMP）將過填的銅磨去。刻蝕的互連通孔貫穿刻蝕停止層并落在下一層銅表面，必要的過刻蝕可以保證后續沉積的銅互連線與下層的銅能夠接觸，然而由于刻蝕停止層的厚度很薄，控制過刻蝕量顯得尤為重要，因為過多的過刻蝕會對下層的銅形成損傷，在其中形成空洞等缺陷，弱化銅互連線與其之間的連接，使器件的可靠性降低。

一種傳統的檢測通孔過刻蝕量的方法是通過兩倍或三倍增厚超低k介質與下層銅之間的刻蝕停止層厚度，并檢測刻蝕的深度來確定過刻蝕量，然而這種方法需要將生產線上沉積刻蝕停止層的工藝重復兩遍或三遍，測試結構需要特殊制成，不能使用正常工藝流程的產品去判斷，因此非常不方便，且不能進行線上的實時監測。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種有效控制過刻蝕量的方法，用于解決現有技術中由于刻蝕停止層很薄，過多的過刻蝕會損傷下層的銅且現有的檢測過刻蝕量的方法非常不方便的問題。

為實現上述目的及其他相關目的，本發明提供一種有效控制過刻蝕量的方法，至少包括以下步驟：

S1：提供一測試結構，所述測試結構自下而上依次包括襯底、刻蝕停止層、層間介質層及硬掩模；所述刻蝕停止層的厚度與待刻蝕器件中對應的刻蝕停止層的厚度相同；

S2：在所述硬掩模上形成預設刻蝕圖案，然后采用預設刻蝕條件對所述測試結構進行刻蝕，在所述測試結構中形成若干用于互連的盲孔；

S3：測試刻蝕后的測試結構的縱截面形貌，若所述盲孔的下表面低于所述刻蝕停止層的下表面，且所述盲孔的下表面與所述刻蝕停止層下表面的之間的距離小于或等于預設過刻蝕量，則采用所述預設刻蝕條件對待刻蝕器件進行刻蝕，若不滿足，則進入步驟S4；

S4：調節所述預設刻蝕條件中的參數，并重復步驟S1~S3。

可選地，所述測試結構中的刻蝕停止層與所述待刻蝕器件中對應的刻蝕停止層的制備工藝相同。

可選地，于所述步驟S3中，采用掃描電子顯微鏡或透射電子顯微鏡測試刻蝕后的測試結構的縱截面形貌。

可選地，于所述步驟S4中，所述預設刻蝕條件中的參數包括刻蝕時間。

可選地，所述刻蝕為等離子體刻蝕。

可選地，所述層間介質的材料為低k介質或超低k介質，所述低k介質滿足k<3，所述超低k介質滿足k<2.5。

可選地，所述襯底的材料為低k介質或超低k介質，所述低k介質滿足k<3，所述超低k介質滿足k<2.5。

可選地，所述刻蝕停止層的厚度范圍是200~400埃。