[發明專利]基于FPGA的高分辨率時間間隔測量裝置

有效

• 申請號: 201310102727.6
• 申請日: 2013-03-27
• 公開（公告）號: CN103186097A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 王海;劉杰;吳英華;龔壘;段程鵬;張盛
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G04F10/00
• 分類號: G04F10/00;G04F10/04
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

1.一種基于FPGA的高分辨率時間間隔測量裝置，包括開始游標延遲鏈（1）、結束游標延遲鏈（2）、觸發器單元（3）和數據采集與傳輸模塊（4）；所述的開始游標延遲鏈（1）由n個第一路徑延時單元（11）與n個橋接單元（12）級聯組成，結束游標延遲鏈（2）由n個第二路徑延時單元（21）與n個橋接單元（22）級聯組成，其中1≤n≤139；開始游標延遲鏈（1）對輸入的待測時間間隔信號Start經過逐級延時后進入觸發器單元（3），結束游標延遲鏈（2）對輸入的待測時間間隔信號Stop經過逐級延時后進入觸發器單元（3），觸發器單元（3）對延時后的Start、Stop信號進行邊沿重合檢測，檢測結果通過數據采集與傳輸模塊（4）對外輸出時間間隔測量值，其特征在于：

所述的第一路徑延時單元（11）和第二路徑延時單元（21），均由FPGA芯片內的物理布線資源組成，分別用于對輸入的待測時間間隔信號Start、Stop信號進行延時；

所述的橋接單元（12）和橋接單元（22），均由FPGA內輸入或輸出延時器件組成，分別用于對游標延遲鏈1和游標延遲鏈2的物理布線路徑進行控制和調整。

2.根據權利要求1所述的基于FPGA的高分辨率時間間隔測量裝置，其特征在于利用手動布局的方法對該裝置的結構進行調整，將橋接單元（12）放置于FPGA內編號為奇數的固定區域內，使第一路徑延時單元（11）的物理布線路徑經過該固定區域后與觸發器單元（3）的時鐘端口相連接；將橋接單元（22）放置于FPGA內編號為偶數的固定區域內，使第二路徑延時單元（21）的物理布線路徑經過該固定區域后與觸發器單元（3）的數據端口相連接。

3.根據權利要求1所述的基于FPGA的高分辨率時間間隔測量裝置，其特征在于第一路徑延時單元（11）和第二路徑延時單元（21），通過手動布線的方法對路徑延時單元的延遲路徑進行調整，從中選取可以提供最高測量分辨率和最優延遲線性度的延遲路徑，經過手動布線調整后第一路徑延時單元（11）、第二路徑延時單元（21）的延時時間分別為619皮秒、610皮秒。