[發明專利]半導體器件

在審

• 申請號: 201310099941.0
• 申請日: 2013-03-26
• 公開（公告）號: CN103681855A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 金旲勛
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;石卓瓊

相關申請的交叉引用

本申請要求2012年8月31日提交的申請號為10-2012-0096623的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體器件制造技術，且更具體而言涉及一種高電壓MOS晶體管。

背景技術

橫向雙擴散MOS（laterally?double-diffused?MOS，LDMOS）晶體管作為一種高電壓MOS晶體管比雙極性晶體管有優勢，因為LDMOS晶體管具有高輸入阻抗和功率增益，且用于驅動LDMOS晶體管的電路非常簡單。另外，由于LDMOS晶體管是單極性器件，因此LDMOS晶體管的優勢在于，LDMOS晶體管在關斷操作中不會出現因為少數載流子復合而導致的延遲。出于這些原因，LDMOS晶體管廣泛應用于各種功率器件，包括集成電路（IC）、功率轉換器、馬達控制器以及汽車功率器件。

圖1是示出根據現有技術的橫向雙擴散MOS（LDMOS）晶體管的截面圖。圖1示出兩個N溝道橫向雙擴散MOS晶體管相對于體拾取區（bulk?pick-up?region）對稱地布置在襯底上的結構。

參考圖1，根據現有技術的N溝道橫向雙擴散MOS晶體管包括：N型深阱12，所述N型深阱12形成在P型襯底11上；N阱14和P阱16，所述N阱14和P阱16都形成在N型深阱12中；N型源極區17和P型體拾取區18，所述N型源極區17和P型體拾取區18都形成在P阱16中；N型漏極區15，所述N型漏極區15形成在N型阱14中；柵電極20，所述柵電極20形成在襯底11之上N型源極區17的端部與N型漏極區15的前方之間；以及絕緣層21，所述絕緣層21被插入在柵電極20與P型襯底11之間。在本文中，絕緣層21包括柵絕緣膜19和場氧化物膜13。

如本領域周知，設計高電壓MOS晶體管的工藝基本上需要最小化晶體管的比導通電阻（specific?on-resistance，Rsp），同時保持擊穿電壓（breakdown?voltage，BV）處于高電平。

在現有技術中用來提高高電壓MOS晶體管的擊穿電壓（BV）的方法包括以下步驟：減小與漂移區D相對應的雜質區（例如，N型深阱12）的雜質摻雜濃度，增加場氧化物膜13的長度以增加漂移區D的長度，或者將P型雜質層引入到與漂移區D相對應的N型深阱12中。供作參考，柵電極20與P阱16重疊的區域用作溝道區C，而從溝道區C的端部到漏極區15的范圍內的區域被稱作為漂移區D。

然而，上述方法不可避免地涉及N溝道橫向雙擴散MOS晶體管的比導通電阻（Rsp）的增加，由此減小晶體管的比導通電流。相反，為了減小晶體管的比導通電阻，當增加與漂移區D相對應的雜質區的雜質摻雜濃度，或減小漂移區D的長度時，晶體管的擊穿電壓（BV）特性將會惡化。

如上所述，擊穿電壓（BV）特性與比導通電阻（Rsp）特性具有折衷關系。因此，迫切需要一種可以保持高電壓MOS晶體管所需的擊穿電壓（BV）特性和所需的比導通電阻（Rsp）特性兩者的方法。

發明內容

本發明的示例性實施例涉及一種可保持高電壓MOS晶體管所需的擊穿電壓和比導通電阻特性兩者的半導體器件。

根據本發明的一個示例性實施例，一種半導體器件可以包括：柵極，所述柵極形成在襯底之上；源極區，所述源極區形成在柵極的一側處；漏極區，所述漏極區形成在柵極的另一側處；以及多個器件隔離膜，所述多個器件隔離膜形成在柵極之下在源極區與漏極區之間。

根據本發明的另一個示例性實施例，一種半導體器件可以包括：第二導電類型深阱所述第二導電類型深阱形成在襯底之上；第一導電類型阱，所述第一導電類型阱形成在第二導電類型深阱中；柵極，所述柵極形成在襯底之上以便與第一導電類型阱部分地重疊；第二導電類型源極區，所述第二導電類型源極區形成在柵極的一側處的第一導電類型阱中；第二導電類型漏極區，所述第二導電類型漏極區位于柵極的另一側處的第二導電類型深阱中；以及多個器件隔離膜，所述多個器件隔離膜形成在柵極之下的第二導電類型深阱中。