[發明專利]晶體管及其形成方法

在審

• 申請號: 201310092798.2
• 申請日: 2013-03-21
• 公開（公告）號: CN104064464A
• 公開（公告）日: 2014-09-24
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶體管及其形成方法。

背景技術

隨著集成電路制造技術的快速發展，促使集成電路中的半導體器件，尤其是MOS（Metal Oxide Semiconductor，金屬-氧化物-半導體）器件的尺寸不斷地縮小，以此滿足集成電路發展的小型化和集成化的要求。在MOS晶體管器件的尺寸持續縮小的過程中，現有工藝以氧化硅或氮氧化硅作為柵介質層的工藝受到了挑戰。以氧化硅或氮氧化硅作為柵介質層所形成的晶體管出現了一些問題，包括漏電流增加以及雜質的擴散，從而影響晶體管的閾值電壓，進而影響半導體器件的性能。

現有技術為了精確控制晶體管的閾值電壓，會在晶體管的溝道區內摻雜離子以進行調節。如圖1所示，是現有技術的溝道區內具有摻雜離子的晶體管的剖面結構示意圖，包括：半導體襯底100；位于半導體襯底100內的摻雜區110；位于摻雜區110表面的柵介質層101；位于柵介質層101表面的柵極層102；位于柵介質層101和柵極層102兩側的半導體襯底100表面的側墻103；位于側墻103和柵極層102兩側的半導體襯底100內的源區和漏區104。其中，所述摻雜區110內具有能夠調節晶體管閾值電壓的離子，所述摻雜區110在晶體管工作時作為溝道區。

然而，隨著晶體管特征尺寸的不斷縮小，晶體管的工作電壓卻無法相應降低，導致晶體管功耗過大，不利于系統的集成。

更多閾值電壓可調節的晶體管的相關資料請參考公開號為US2012/0299111的美國專利文件。

發明內容

本發明解決的問題是提供一種晶體管及其形成方法，降低晶體管的閾值電壓、降低功耗，提高晶體管及半導體器件的性能。

為解決上述問題，本發明提供一種晶體管的形成方法，包括：提供半導體襯底，所述半導體襯底表面具有閾值電壓調節薄膜，所述閾值電壓調節薄膜表面具有阻擋薄膜，所述阻擋薄膜表面具有溝道薄膜，所述閾值電壓調節薄膜內具有摻雜離子，所述溝道薄膜為本征態，所述阻擋薄膜用于阻止閾值電壓調節薄膜內的摻雜離子穿透；在所述溝道薄膜表面形成柵極結構；在所述柵極結構兩側的溝道薄膜表面形成第一側墻；以所述柵極結構和第一側墻為掩膜，刻蝕所述溝道薄膜、阻擋薄膜、閾值電壓調節薄膜和部分半導體襯底，形成溝道層、阻擋層和閾值電壓調節層；在所述閾值電壓調節層、阻擋層、溝道層和柵極結構兩側的半導體襯底表面形成摻雜層，所述摻雜層的表面不低于溝道層表面。

可選的，所述阻擋薄膜的材料為硅鍺、碳化硅或硅鍺碳，所述硅鍺、碳化硅或硅鍺碳材料為單晶材料，所述阻擋薄膜的形成工藝為選擇性外延沉積工藝。

可選的，所述溝道薄膜的材料為硅，所述溝道薄膜的形成工藝為選擇性外延沉積工藝，所述溝道薄膜的厚度為5納米～20納米。

可選的，還包括：在所述溝道薄膜內摻雜離子，所摻雜的離子為鍺和碳中的一種或兩種，所摻雜的離子與硅原子的摩爾比為0.01～0.5，所摻雜的離子通過原位摻雜工藝摻雜入溝道薄膜內。

可選的，所述閾值電壓調節薄膜的材料為硅，所述硅材料內摻雜有碳、鍺、錫和III-V族離子中的一種或多種組合，所述硅材料內的摻雜離子通過原位摻雜工藝或離子注入工藝摻雜入硅材料內。

可選的，所述閾值電壓調節薄膜的形成工藝為：采用選擇性外延沉積工藝在半導體襯底表面形成硅層；采用離子注入工藝或原位摻雜工藝在所述硅層內摻雜III-V族離子。

可選的，所述閾值電壓調節薄膜的形成工藝為：采用離子注入工藝對半導體襯底摻雜III-V族離子。

可選的，所述柵極結構包括：多晶硅層、以及位于所述多晶硅層表面的掩膜層，所述掩膜層的材料為氧化硅、氮化硅和氮氧化硅中的一種或多種組合。

可選的，還包括：在溝道層和多晶硅層之間形成柵介質層，所述柵介質層的材料為氧化硅或高K介質材料。

可選的，當所述柵介質層的材料為高K介質材料時，還包括：在溝道層和柵介質層之間形成氧化硅層；在柵介質層和多晶硅層之間形成保護層，所述保護層的材料為氮化鉭或氮化鉭。

可選的，當所述柵介質層的材料為高K介質材料時，在形成摻雜層之后，在半導體襯底、摻雜層和第一側墻表面形成介質層，所述介質層表面與柵極結構表面齊平；在形成介質層之后，去除掩膜層和多晶硅層，以形成開口；在所述開口內形成金屬柵。

可選的，所述第一側墻的厚度為2納米～8納米，材料為氧化硅、氮化硅或氮氧化硅。