[發明專利]PIN超結結構

有效

• 申請號: 201310085640.2
• 申請日: 2013-03-18
• 公開（公告）號: CN103839977B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 張文亮;朱陽軍;盧爍今;胡愛斌
• 申請（專利權）人: 中國科學院微電子研究所;上海聯星電子有限公司;江蘇中科君芯科技有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/73
• 代理公司: 北京華沛德權律師事務所11302
• 代理人: 劉麗君

技術領域

本發明涉及超結結構制備技術領域，特別涉及一種PIN超結結構。

背景技術

超結結構在功率二極管、VDMOS、IGBT等功率器件都有應用。

其中，Q_P表示P型柱耗盡后的電荷量，Q_N表示N型柱耗盡后的電荷量，q代表電荷常數，ε_s是硅的介電常數，E_m是硅的臨界擊穿場強，從上述關系式可以看出為了避免橫向PN結在超結區耗盡之前擊穿，需要考慮N/P柱的寬度和摻雜濃度的折中關系，也就是說P柱和N柱的摻雜深度與寬度相互制約，這在器件設計時增加了難度。且由此可見，為了充分利用超結原理，N⁺/P⁺柱的寬度要盡量小。但對于VDMOS/IGBT，N⁺/P⁺柱的寬度要與元胞的尺寸匹配，這樣N⁺/P⁺柱的濃度也隨之被限定，減小了設計的自由度。如果對于較大尺寸的元胞，N⁺/P⁺柱的摻雜濃度會限制在比較小的范圍內，不利用器件性能的優化。

發明內容

本發明所要解決的技術問題是解決現有超結結構N⁺/P⁺柱的寬度和摻雜濃度相互制約，導致在實際的器件設計中自由度很小的問題，提供一種提高器件設計自由度的PIN超結結構。

為解決上述技術問題，本發明提供了一種PIN超結結構，包括：N型柱、P型柱、發射極、基區、發射極金屬層、緩沖層、集電極、集電極金屬層及本征區；

所述N型柱依次通過緩沖層、集電極與集電極金屬層連接；

所述P型柱與所述基區連接；

所述發射極金屬層分別與發射極及基區電學連接；

所述本征區設置在N型柱及P型柱之間。

進一步地，所述本征區包括N^-區域和/或P^-區域。

進一步地，當所述本征區為N^-區域時，構成N⁺N^-P⁺型結構，所述N⁺N^-P⁺型結構摻雜濃度和區域的寬度受到如下限制：N_P+W_P+=N_N+W_N++N_N-W_N-，其中，N_P⁺代表P型柱的摻雜濃度，W_P⁺代表P型柱的寬度；N_N^-代表N^-區域的摻雜濃度，W_N^-代表N-區域的寬度；N_N⁺代表N型柱的摻雜濃度，W_N⁺代表N型柱的寬度。

進一步地，所述N⁺N^-P⁺型結構的每一個基本單元尺寸為W_P⁺+W_N^-+W_N⁺，所述基本單元的尺寸通過調整W_N^-實現，W_N^-通過調整N_N^-實現。