[發(fā)明專利]形成銅基導(dǎo)電結(jié)構(gòu)在集成電路裝置上的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310085373.9
• 申請(qǐng)日: 2013-03-18
• 公開（公告）號(hào): CN103311178A
• 公開（公告）日: 2013-09-18
• 發(fā)明（設(shè)計(jì)）人: S·X·林;何銘;張洵淵;L·趙
• 申請(qǐng)（專利權(quán)）人: 格羅方德半導(dǎo)體公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768;H01L21/48
• 代理公司: 北京戈程知識(shí)產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

技術(shù)領(lǐng)域

本揭示內(nèi)容大體有關(guān)于精密半導(dǎo)體裝置的制造，且更特別的是，有關(guān)于形成銅基導(dǎo)電結(jié)構(gòu)在集成電路裝置上的各種方法。

背景技術(shù)

制造諸如CPU、存儲(chǔ)裝置、ASIC(特殊應(yīng)用集成電路)之類的先進(jìn)集成電路需要根據(jù)指定的電路布局在給定芯片區(qū)域中形成大量電路組件。場(chǎng)效晶體管(NMOS及PMOS晶體管)為一種重要的電路組件，其大幅度實(shí)質(zhì)決定使用此類晶體管的集成電路裝置的效能能力。不論是考慮NMOS晶體管還是PMOS晶體管，場(chǎng)效晶體管通常包含所謂的PN接面，其由被稱作漏極及源極區(qū)的重度摻雜區(qū)與輕度摻雜或無摻雜區(qū)(例如，經(jīng)配置在重度摻雜源極/漏極區(qū)之間的信道區(qū))的接口形成。

在場(chǎng)效應(yīng)晶體管中，形成在該信道區(qū)附近以及通過細(xì)薄柵極絕緣層而與該信道區(qū)隔開的柵電極可用來控制信道區(qū)的導(dǎo)電率，也就是，導(dǎo)電信道的驅(qū)動(dòng)電流能力。在因施加適當(dāng)?shù)目刂齐妷褐翓烹姌O而形成導(dǎo)電信道后，除了別的以外，該信道區(qū)的導(dǎo)電率取決于摻雜物濃度、電荷載子的遷移率(mobility)、以及對(duì)于在晶體管寬度方向有給定延伸部分的信道區(qū)，取決于源極與漏極區(qū)的距離，此一距離也被稱作晶體管的信道長(zhǎng)度。因此，在現(xiàn)代超高密度集成電路中，已穩(wěn)定地減少裝置特征的尺寸，例如信道長(zhǎng)度，以增強(qiáng)半導(dǎo)體裝置的效能以及電路的整體機(jī)能。

不過，不斷地縮小晶體管裝置的特征尺寸導(dǎo)致某些問題，可能是至少部分抵消通過減少裝置特征所得到的優(yōu)點(diǎn)。大體上，減少晶體管的尺寸，例如，晶體管的信道長(zhǎng)度，通常導(dǎo)致較高的驅(qū)動(dòng)電流能力以及增強(qiáng)轉(zhuǎn)換速度。不過，在減少信道長(zhǎng)度時(shí)，同樣減少相鄰晶體管之間的節(jié)距(pitch)，從而限制導(dǎo)電接觸組件的尺寸，例如，提供電連接至晶體管的這些組件，例如接觸導(dǎo)孔及其類似者，它們可安裝在相鄰晶體管之間的可用實(shí)際面積(estate)內(nèi)。因此，導(dǎo)電接觸組件的電阻在整體晶體管設(shè)計(jì)中變成重大問題，因?yàn)檫@些組件的橫截面區(qū)域相應(yīng)地減少。此外，接觸導(dǎo)孔的橫截面區(qū)域，以及它們所包含的材料的特性，對(duì)于這些電路組件的有效電阻及整體效能有顯著影響。

因此，改善各種金屬化系統(tǒng)的機(jī)能及效能能力在設(shè)計(jì)現(xiàn)代半導(dǎo)體裝置方面變成很重要。此類改善的一個(gè)例子是增強(qiáng)使用銅金屬化系統(tǒng)在集成電路裝置中以及使用所謂“低k”電介質(zhì)材料(電介質(zhì)常數(shù)小于3的材料)于此類裝置中。相比于例如利用鋁于導(dǎo)線及導(dǎo)孔的現(xiàn)有技術(shù)金屬化系統(tǒng)，銅金屬化系統(tǒng)呈現(xiàn)出改進(jìn)的導(dǎo)電率。相比于有較高電介質(zhì)常數(shù)的其它電介質(zhì)材料，使用低k電介質(zhì)材料也容易通過減少串音(crosstalk)來改善信號(hào)雜訊比(signal-to-noise?ratio，S/N?ratio)。不過，使用此類低k電介質(zhì)材料的問題是與一些其它電介質(zhì)材料相比，它們對(duì)于金屬遷移(metal?migration)的抵抗力較小。

銅為用傳統(tǒng)掩膜及蝕刻技術(shù)難以蝕刻的材料。因此，現(xiàn)代集成電路裝置的導(dǎo)電銅結(jié)構(gòu)(例如，導(dǎo)線或?qū)Э?通常是用現(xiàn)有單或雙鑲嵌技術(shù)形成。一般而言，鑲嵌技術(shù)涉及：(1)在一絕緣材料層中形成一溝渠/導(dǎo)孔；(2)沉積一個(gè)或更多個(gè)相對(duì)薄的阻障層；(3)在基板上及溝渠/導(dǎo)孔中形成銅材料；以及(4)執(zhí)行化學(xué)機(jī)械研磨工藝以移除銅材料及在溝渠/導(dǎo)孔外的阻障層的多余部分以定義最終導(dǎo)電銅結(jié)構(gòu)。在用物理氣相沉積法沉積薄導(dǎo)電銅種子層在阻障層上后，通常通過執(zhí)行一電化學(xué)銅沉積工藝來形成該銅材料。

圖1A至圖1C圖示在通過執(zhí)行電鍍工藝以沉積塊銅材料來形成導(dǎo)電銅結(jié)構(gòu)時(shí)可能遭遇的一問題范例。如圖1A所示，通過執(zhí)行現(xiàn)有微影(photolithography)技術(shù)及蝕刻技術(shù)，硬掩膜或研磨中止層12已形成在絕緣材料層10上面，例如，二氧化硅，以及溝渠/導(dǎo)孔14已形成在絕緣材料層10中。已在基板上及溝渠/導(dǎo)孔14中沉積的阻障金屬層16，例如氮化鉭、鉭或釕等等。之后，在基板上及溝渠/導(dǎo)孔14中毯覆式沉積(blanket-deposit)所謂的銅種子層18。

然后，執(zhí)行電鍍工藝以在基板上沉積適當(dāng)數(shù)量的塊銅，例如，一層銅，厚約500奈米(nm)左右以便確保溝渠/導(dǎo)孔14完全填滿銅。在電鍍工藝中，電極（未圖示）皆耦合至在基板周圍的銅種子層18以及使電流通過銅種子層18而造成銅材料可沉積及建立于銅種子層18上。