[發明專利]一種提高CMOS器件載流子遷移率的方法

無效

• 申請號: 201310084508.X
• 申請日: 2013-03-15
• 公開（公告）號: CN103219287A
• 公開（公告）日: 2013-07-24
• 發明（設計）人: 張冬明;劉巍
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/324
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體技術領域，尤其涉及一種提高CMOS載流子遷移率的方法。

背景技術

對于深亞微米MOS器件，柵氧化層的厚度已經小于3nm，而溝道區的摻雜濃度已經接近10¹⁸cm^-3量級，這些將造成Si/SiO₂界面處的電場增強。一般界面處垂直于表面方向的電場已經超過10⁵V/cm，所述強電場不僅使溝道電子量子化，而且較強的表面電場也使得反型載流子的遷移率退化。對于重摻雜的MOS器件，電離雜質引起的庫倫散射和聲子散射加強，是造成遷移率下降的不可忽視的原因。此外，由于Si/SiO2表面的不平整引起的界面散射也是反型層載流子遷移率下降的一個重要原因。

隨著CMOS半導體器件工藝的發展以及按比例尺寸縮小，應力工程在半導體工藝和器件性能方面起到越來越大的作用。眾所周知，通過對器件溝道中施加相應的應力，可以提高PMOS溝道的空穴遷移率（空穴的有效質量遠大于電子），所以在工藝過程中會主動引入一些應力來提高器件的性能，例如在SiGe技術中，便通過在溝道兩邊施加相應的應力，以改變溝道Si的晶格常數，進而改變空穴的有效質量，用以提高空穴的遷移率。

但是，所述SiGe技術僅在32nm及其以下技術級應用比較普遍。由于SiGe機臺比較昂貴，工藝集成比較復雜等原因，在40nm以上，SiGe技術應用的相當有限。同時，在40nm及其以上技術級中溝道載流子遷移率嚴重下降的情況也很普遍。

另外，隨著柵氧化層的厚度不斷縮小，柵氧的漏電流也越來越明顯。如果不能很好地控制柵氧化層界面的粗糙度，柵氧化層熱生長帶來的厚度變化，氧化層缺陷等問題都會對器件特性、以及可靠性帶來致命的傷害。

因此，尋找一種低成本、易于集成，且在改善柵氧化層質量的同時，又能夠提高載流子的遷移率，進而提高器件的性能的工藝已成為本領域亟待解決的問題之一。

故針對現有技術存在的問題，本案設計人憑借從事此行業多年的經驗，積極研究改良，于是有了本發明一種提高CMOS器件載流子遷移率的方法。

發明內容

本發明是針對現有技術中，傳統的半導體器件溝道載流子遷移率下降嚴重，且隨著柵氧化層的厚度不斷縮小，柵氧的漏電流也越來越明顯，柵氧化層界面的粗糙度不易控制，柵氧化層熱生長帶來的厚度變化，氧化層缺陷等問題都會對器件特性、以及可靠性帶來致命的傷害等缺陷提供一種提高CMOS器件載流子遷移率的方法。

為了解決上述問題，本發明提供一種提高CMOS器件載流子遷移率的方法，所述方法包括：

執行步驟S1：進行阱注入形成N/P阱；

執行步驟S2：在氘氛圍中進行N/P阱退火；

執行步驟S3：生長柵極絕緣氧化層；

執行步驟S4：淀積多晶硅柵極；

執行步驟S5：刻蝕所述多晶硅柵極，以形成柵極；

執行步驟S6：在所述柵極兩側形成第一側壁，所述第一側壁的形成進一步包括多晶硅柵的氧化和氮化硅的淀積；

執行步驟S7：向所述柵極和所述第一側壁兩側的半導體襯底中進行輕摻雜注入，以形成輕摻雜源漏結構；

執行步驟S8：進行源漏注入，以形成源漏極；

執行步驟S9：制造金屬前介質、通孔、金屬插塞和金屬層。

可選地，在所述步驟S7之后與所述步驟S8之前，進一步包括步驟S：形成第二側墻，所述第二側墻的形成進一步包括氧化物的淀積、氮化硅的淀積，以及氮化硅的刻蝕。

可選地，所述N/P阱是通過磷摻雜形成N阱，通過硼摻雜形成P阱。

可選地，所述退火溫度為1050℃，所述退火時間為30秒。

可選地，所述柵極絕緣氧化層為氮氧化硅或氧化硅的其中之一。

可選地，所述柵極絕緣氧化層的制備生長方法為原位水氣生長方式（In-suit?Steam?Generation,ISSG）、原子層沉積、物理氣相沉積、化學氣相沉積，或等離子體增強型化學氣相沉積的其中之一。

可選地，所述多晶硅柵極的淀積方法是PECVD、高密度等離子化學氣相沉積工藝的其中之一。

綜上所述，本發明所述一種提高CMOS器件載流子遷移率的方法通過在N/P阱形成之后，在柵極絕緣氧化層生成之前對所述半導體襯底進行氘氛圍下退火，不僅使得所述半導體襯底表面平滑，且所述半導體襯底表面氧化反應進行穩定；同時，在所述退火過程中也激活所述N/P阱中的注入離子，進而提高CMOS載流子遷移率。

附圖說明