[發(fā)明專利]柵極的形成方法有效
| 申請(qǐng)?zhí)枺?/td> | 201310080498.2 | 申請(qǐng)日: | 2013-03-13 |
| 公開(kāi)(公告)號(hào): | CN104051248B | 公開(kāi)(公告)日: | 2017-03-22 |
| 發(fā)明(設(shè)計(jì))人: | 卜偉海;康勁;王文博 | 申請(qǐng)(專利權(quán))人: | 中芯國(guó)際集成電路制造(上海)有限公司 |
| 主分類號(hào): | H01L21/28 | 分類號(hào): | H01L21/28;H01L21/66 |
| 代理公司: | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司11227 | 代理人: | 駱蘇華 |
| 地址: | 201203 *** | 國(guó)省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 柵極 形成 方法 | ||
技術(shù)領(lǐng)域
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域,尤其涉及一種柵極的形成方法。
背景技術(shù)
MOS晶體管通過(guò)在柵極施加電壓,調(diào)節(jié)通過(guò)溝道區(qū)域的電流來(lái)產(chǎn)生開(kāi)關(guān)信號(hào)。但當(dāng)半導(dǎo)體技術(shù)進(jìn)入30納米以下節(jié)點(diǎn)時(shí),傳統(tǒng)的平面式MOS晶體管對(duì)溝道電流的控制能力變?nèi)酰斐蓢?yán)重的漏電流。鰭式場(chǎng)效應(yīng)晶體管(Fin?FET)是一種新興的多柵器件,它一般包括凸出于半導(dǎo)體襯底表面的半導(dǎo)體鰭部,覆蓋部分所述鰭部的頂部和側(cè)壁的柵極結(jié)構(gòu),位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部?jī)?nèi)的源區(qū)和漏區(qū)。
在鰭式場(chǎng)效應(yīng)晶體管的形成工藝中,由于鰭部凸出于半導(dǎo)體襯底表面,在所述半導(dǎo)體襯底表面形成的柵材料層表面凹凸不平,影響了后續(xù)工藝的進(jìn)行。圖1示出了現(xiàn)有技術(shù)的一種鰭式場(chǎng)效應(yīng)晶體管的形成過(guò)程中柵材料層的剖面結(jié)構(gòu)示意圖,包括:半導(dǎo)體襯底100;位于所述半導(dǎo)體襯底100上的凸起的鰭部101;位于所述鰭部101之間,且覆蓋所述半導(dǎo)體襯底100表面和所述鰭部101部分側(cè)壁的隔離結(jié)構(gòu)102,所述隔離結(jié)構(gòu)102的頂表面低于所述鰭部101的頂表面;位于所述鰭部101和所述隔離結(jié)構(gòu)102上的柵材料層103。在后柵(Gate-last)工藝中,所述的柵材料層103用于形成偽柵,后續(xù)形成源區(qū)和漏區(qū)后,再去除所述偽柵,形成柵極結(jié)構(gòu)。
由于所述隔離結(jié)構(gòu)102的頂表面低于所述鰭部101的頂表面,相鄰鰭部101之間具有凹槽,在形成柵材料層103后,柵材料層103填充所述相鄰鰭部101之間的凹槽,使位于所述隔離結(jié)構(gòu)102上的柵材料層表面低于位于所述鰭部101上的柵材料層的表面,所述柵材料層103表面凹凸不平,不利于光刻中對(duì)焦深的控制,影響后續(xù)制造工藝。
為了解決上述問(wèn)題,現(xiàn)有技術(shù)中通常會(huì)采用化學(xué)機(jī)械拋光(CMP)工藝拋光所述柵材料層103,使位于所述鰭部101和所述隔離結(jié)構(gòu)102上的柵材料層103的頂表面高度相同。但由于在化學(xué)機(jī)械拋光過(guò)程中,不存在拋光停止層,難以控制拋光后的柵材料層103的厚度,柵材料層103的厚度具有不確定性,后續(xù)通過(guò)刻蝕柵材料層103形成的偽柵的厚度也具有不確定性,造成后續(xù)偽柵的去除深度和金屬柵的填充深度具有不確定性。
其他有關(guān)柵極的形成方法,還可以參考公開(kāi)號(hào)為US2011/0147812A1的美國(guó)專利申請(qǐng)。
發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是現(xiàn)有技術(shù)形成柵極的厚度難以控制。
為解決上述問(wèn)題,本發(fā)明提供了一種柵極的形成方法,包括:提供半導(dǎo)體襯底,在所述半導(dǎo)體襯底上形成鰭部,在所述鰭部之間形成隔離結(jié)構(gòu),所述隔離結(jié)構(gòu)的頂表面低于所述鰭部的頂表面;形成覆蓋所述鰭部和所述隔離結(jié)構(gòu)的第一柵材料層,所述第一柵材料層的厚度大于所述鰭部的高度;研磨所述第一柵材料層,使所述第一柵材料層表面平整;測(cè)量所述隔離結(jié)構(gòu)上第一柵材料層的厚度,獲取所述第一柵材料層厚度的測(cè)量值;將所述第一柵材料層厚度的測(cè)量值與柵厚度目標(biāo)值比較;若所述第一柵材料層厚度的測(cè)量值小于所述柵厚度目標(biāo)值,則在所述第一柵材料層上形成第二柵材料層,使所述第一柵材料層與所述第二柵材料層的厚度和與所述柵厚度目標(biāo)值相同,刻蝕所述第二柵材料層和所述第一柵材料層,形成柵極;若所述第一柵材料層厚度的測(cè)量值大于所述柵厚度目標(biāo)值,刻蝕所述第一柵材料層,使刻蝕后剩余第一柵材料層的厚度與所述柵厚度目標(biāo)值相同,刻蝕所述第一柵材料層,形成柵極。
可選的,測(cè)量所述隔離結(jié)構(gòu)上第一柵材料層的厚度的方法為橢偏儀測(cè)量。
可選的,所述第一柵材料層的形成工藝為化學(xué)氣相沉積,所述第二柵材料層的形成工藝為原子層沉積。
可選的,在所述半導(dǎo)體襯底上形成鰭部的方法為自對(duì)準(zhǔn)雙曝光技術(shù)。
可選的,還包括在形成所述鰭部的同時(shí)在所述鰭部頂表面上形成硬掩膜層。
可選的,所述硬掩膜層為氧化硅層和氮化硅層的堆疊結(jié)構(gòu),所述氮化硅層位于氧化硅層之上。
可選的,在所述鰭部之間形成隔離結(jié)構(gòu)的工藝包括:形成覆蓋所述鰭部和所述硬掩膜層的隔離結(jié)構(gòu)材料層;研磨所述隔離結(jié)構(gòu)材料層,直至暴露出所述硬掩膜層表面,形成隔離介質(zhì)層;刻蝕所述隔離介質(zhì)層,使所述隔離介質(zhì)層的頂表面低于所述鰭部的頂表面,形成隔離結(jié)構(gòu)。
可選的,形成所述隔離結(jié)構(gòu)材料層的工藝為可流動(dòng)性化學(xué)氣相沉積。
可選的,所述可流動(dòng)性化學(xué)氣相沉積工藝采用高密度等離子體化學(xué)氣相沉積系統(tǒng)、等離子體增強(qiáng)化學(xué)氣相沉積系統(tǒng)或者次大氣壓化學(xué)氣相沉積系統(tǒng)。
可選的,還包括在刻蝕部分所述隔離結(jié)構(gòu)材料層后,去除所述硬掩膜層。
可選的,去除所述硬掩膜層的工藝為濕法刻蝕。
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H01L 半導(dǎo)體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個(gè)器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過(guò)程中的測(cè)試或測(cè)量
H01L21-67 .專門適用于在制造或處理過(guò)程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過(guò)程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個(gè)固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造
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