[發(fā)明專利]基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201310078117.7
• 申請(qǐng)日: 2013-03-12
• 公開（公告）號(hào): CN103150437A
• 公開（公告）日: 2013-06-12
• 發(fā)明（設(shè)計(jì)）人: 潘梅勇;張愛科;王慧;葛祥友;李瑞娟;孔軼艷
• 申請(qǐng)（專利權(quán)）人: 廣西生態(tài)工程職業(yè)技術(shù)學(xué)院;柳州職業(yè)技術(shù)學(xué)院
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 柳州市榮久專利商標(biāo)事務(wù)所(普通合伙) 45113
• 代理人: 周小芹

技術(shù)領(lǐng)域

本涉及一種實(shí)驗(yàn)平臺(tái)，特別是一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)。

背景技術(shù)

EDA（Electronic?Design?Automation的縮寫，譯為電子設(shè)計(jì)自動(dòng)化)綜合實(shí)驗(yàn)對(duì)實(shí)驗(yàn)平臺(tái)的要求越來(lái)越高，過(guò)去傳統(tǒng)的EDA實(shí)驗(yàn)往往僅限于一些簡(jiǎn)單的FPGA（Field－Programmable?Gate?Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列）程序設(shè)計(jì)，如顯示燈的控制、譯碼器的設(shè)計(jì)、簡(jiǎn)單組合邏輯或時(shí)序邏輯設(shè)計(jì)。這種針對(duì)一些簡(jiǎn)單的EDA實(shí)驗(yàn)所開發(fā)的實(shí)驗(yàn)平臺(tái)，結(jié)構(gòu)相對(duì)簡(jiǎn)單，實(shí)驗(yàn)平臺(tái)中所能夠提供可編程邏輯資源和外圍接口都較為簡(jiǎn)單。因此，這種相對(duì)簡(jiǎn)單的EDA實(shí)驗(yàn)平臺(tái)只能滿足一些入門的EDA實(shí)驗(yàn)需求。然而，近年來(lái)隨著可編程邏輯器件的應(yīng)用越來(lái)越廣泛，在可編程邏輯芯片中的邏輯資源越來(lái)越豐富，使得人們可以應(yīng)用高端的FPGA芯片開發(fā)和實(shí)現(xiàn)越來(lái)越多的非常復(fù)雜的應(yīng)用場(chǎng)合，也能夠利用可編程邏輯器件完成一些專用的高性能密集計(jì)算，極大地拓展了可編程邏輯器件的應(yīng)用場(chǎng)合。為了能夠針對(duì)這種復(fù)雜的應(yīng)用提供相應(yīng)的EDA實(shí)驗(yàn)平臺(tái)，傳統(tǒng)的基于相對(duì)簡(jiǎn)單的可編程邏輯器件構(gòu)成的EDA實(shí)驗(yàn)平臺(tái)已經(jīng)不能夠滿足應(yīng)用的需求，必須根據(jù)當(dāng)前EDA應(yīng)用的現(xiàn)狀和發(fā)展趨勢(shì)設(shè)計(jì)及構(gòu)造新型的EDA實(shí)驗(yàn)平臺(tái)，使其能夠?yàn)橛脩糸_發(fā)和設(shè)計(jì)功能強(qiáng)大、結(jié)構(gòu)復(fù)雜的EDA應(yīng)用提供良好的實(shí)驗(yàn)平臺(tái)。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題是：提供一種能夠與高性能、綜合性的EDA應(yīng)用相適應(yīng)的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，使用戶在該實(shí)驗(yàn)平臺(tái)中能夠?qū)崿F(xiàn)與真實(shí)的高性能EDA開發(fā)及設(shè)計(jì)的應(yīng)用環(huán)境相類似的模擬試驗(yàn)和訓(xùn)練。

解決上述技術(shù)問題的設(shè)計(jì)原理是：首先，選用高性能的可編程邏輯芯片構(gòu)建EDA實(shí)驗(yàn)核心處理器，在此基礎(chǔ)上，在可編程邏輯器件FPGA芯片的外圍設(shè)計(jì)一些應(yīng)用接口，如LED接口、LCD接口、VGA接口、存儲(chǔ)器接口、PCIE接口等等，給用戶進(jìn)行一些EDA訪問控制實(shí)驗(yàn)提供硬件條件；另一方面，在所構(gòu)建EDA實(shí)驗(yàn)平臺(tái)中設(shè)計(jì)大量的標(biāo)準(zhǔn)的I/O控制接口，所有這些I/O控制接口可以通過(guò)邏輯復(fù)用重新定義的方式對(duì)每一個(gè)I/O端口賦予不同的含義，使得通過(guò)這些標(biāo)準(zhǔn)的I/O接口能夠在EDA實(shí)驗(yàn)板的外圍連接多種不同的外設(shè)單元，使得該EDA實(shí)驗(yàn)平臺(tái)能夠針對(duì)一些外圍控制器實(shí)現(xiàn)數(shù)據(jù)的交換及命令的控制。同時(shí)，由于該實(shí)驗(yàn)平臺(tái)采用的FPGA芯片是高性能的FPGA芯片，因此在該實(shí)驗(yàn)平臺(tái)中能夠?yàn)橛脩糸_發(fā)及設(shè)計(jì)一些高性能密集計(jì)算的實(shí)驗(yàn)提供硬件資源。

解決上述技術(shù)問題的技術(shù)方案是：一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，包括核心處理芯片和與該核心處理芯片相連接的外圍電路，所述的核心處理芯片是基于Xilinx?VertexV6-240t的?FPGA芯片，該FPGA芯片用于為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，以及用于實(shí)現(xiàn)對(duì)各種復(fù)雜外圍電路的控制。

本發(fā)明的進(jìn)一步技術(shù)方案是：所述的外圍電路含有存儲(chǔ)陣列，該存儲(chǔ)陣列用于接收由FPGA芯片向存儲(chǔ)陣列發(fā)出的各種訪問操作命令，該存儲(chǔ)陣列的數(shù)據(jù)線、地址線、時(shí)鐘和訪問控制線分別連接至FPGA芯片上。

所述的外圍電路含有LED模塊，所述的LED模塊包括LED燈及其控制電路，LED模塊的控制信號(hào)線直接與FPGA芯片相連，以實(shí)現(xiàn)FPGA芯片對(duì)LED燈的直接驅(qū)動(dòng)及亮燈的顯示控制。

所述的外圍電路含有LCD顯示模塊，所述的LCD顯示模塊包括LCD轉(zhuǎn)換電路，該LCD顯示模塊的一端直接與FPGA芯片相連，以實(shí)現(xiàn)接受從FPGA芯片傳過(guò)來(lái)的數(shù)據(jù)和地址信號(hào)；LCD顯示模塊的另一端與外部的LCD顯示屏連接，實(shí)現(xiàn)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換和訪問控制信號(hào)轉(zhuǎn)換的功能。

所述的外圍電路含有VGA模塊，該VGA模塊包括VGA接口電路，所述VGA模塊的信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)由FPGA芯片輸出的數(shù)據(jù)向VGA顯示終端的數(shù)據(jù)格式和訪問控制信號(hào)的轉(zhuǎn)換。?

所述的外圍電路含有PCIE接口，該P(yáng)CIE接口的接口信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)FPGA芯片對(duì)PCIE進(jìn)行數(shù)據(jù)訪問功能。

所述的外圍電路含有JTAG接口，該JTAG接口用于完成對(duì)EDA綜合實(shí)驗(yàn)平臺(tái)中的FPGA芯片進(jìn)行程序加載和數(shù)據(jù)訪問的功能，所述的JTAG接口信號(hào)線與FPGA芯片的I/O端口線直接相連。

所述的外圍電路含有電源模塊，該電源模塊包括電源，電源模塊直接與FPGA芯片相連，用于為FPGA芯片提供電源。

所述的外圍電路還含有標(biāo)準(zhǔn)I/O接口，該標(biāo)準(zhǔn)I/O接口用于實(shí)現(xiàn)FPGA芯片對(duì)外部不同接口電路的訪問與控制。