[發(fā)明專利]背照式CMOS影像傳感器及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310074157.4
• 申請(qǐng)日: 2013-03-07
• 公開（公告）號(hào): CN103117290A
• 公開（公告）日: 2013-05-22
• 發(fā)明（設(shè)計(jì)）人: 高喜峰;葉菁
• 申請(qǐng)（專利權(quán)）人: 豪威科技（上海）有限公司
• 主分類號(hào): H01L27/146
• 分類號(hào): H01L27/146
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及影像傳感器技術(shù)領(lǐng)域，特別涉及一種背照式CMOS影像傳感器及其制造方法。

背景技術(shù)

影像傳感器是在光電技術(shù)基礎(chǔ)上發(fā)展起來的，所謂影像傳感器，就是能夠感受光學(xué)圖像信息并將其轉(zhuǎn)換成可用輸出信號(hào)的傳感器。影像傳感器可以提高人眼的視覺范圍，使人們看到肉眼無法看到的微觀世界和宏觀世界，看到人們暫時(shí)無法到達(dá)處發(fā)生的事情，看到超出肉眼視覺范圍的各種物理、化學(xué)變化過程，生命、生理、病變的發(fā)生發(fā)展過程，等等。可見影像傳感器在人們的文化、體育、生產(chǎn)、生活和科學(xué)研究中起到非常重要的作用?？梢哉f，現(xiàn)代人類活動(dòng)已經(jīng)無法離開影像傳感器了。

影像傳感器可依據(jù)其采用的原理而區(qū)分為電荷耦合裝置（Charge-Coupled?Device）影像傳感器（亦即俗稱CCD影像傳感器）以及CMOS（Complementary?Metal?Oxide?Semiconductor）影像傳感器，其中CMOS影像傳感器即基于互補(bǔ)型金屬氧化物半導(dǎo)體（CMOS）技術(shù)而制造。由于CMOS影像傳感器是采用傳統(tǒng)的CMOS電路工藝制作，因此可將影像傳感器以及其所需要的外圍電路加以整合，從而使得CMOS影像傳感器具有更廣的應(yīng)用前景。

按照接收光線的位置的不同，CMOS影像傳感器可以分為前照式CMOS影像傳感器及背照式CMOS影像傳感器，其中，背照式CMOS影像傳感器與前照式CMOS影像傳感器相比，最大的優(yōu)化之處就是將元件內(nèi)部的結(jié)構(gòu)改變了，即將感光層的元件入射光路調(diào)轉(zhuǎn)方向，讓光線能從背面直射進(jìn)去，避免了在前照式CMOS影像傳感器結(jié)構(gòu)中，光線會(huì)受到微透鏡和光電二極管之間的結(jié)構(gòu)和厚度的影響，提高了光線接收的效能。

在傳統(tǒng)的背照式CMOS影像傳感器的制造方法中，將邏輯區(qū)域（logic?area）和像素區(qū)域（pixel?area）集成在同一片晶圓上，形成器件晶圓（device?wafer）；將所述器件晶圓與一載片（carrier?wafer）鍵合，對(duì)所述器件晶圓執(zhí)行背面處理，形成背照式CMOS影像傳感器。在該傳統(tǒng)的背照式CMOS影像傳感器的制造方法中，由于邏輯區(qū)域和像素區(qū)域集成在同一片晶圓上，同時(shí)邏輯區(qū)域和像素區(qū)域諸多的工藝要求不一樣（如STI的深度不同，所需要的STI工藝不同等等），因此會(huì)造成工藝復(fù)雜且不易控制的問題。

為此，現(xiàn)有技術(shù)又提出了一種背照式CMOS影像傳感器的制造方法，在該方法中，將邏輯區(qū)域集成在一晶圓上，形成邏輯晶圓；將像素區(qū)域集成在另一晶圓上，形成像素晶圓；將邏輯晶圓與像素晶圓鍵合，并將所述邏輯晶圓及像素晶圓互連，形成背照式CMOS影像傳感器。利用該后一種背照式CMOS影像傳感器的制造方法形成背照式CMOS影像傳感器，能夠得到芯片小、傳感器質(zhì)量高等諸多優(yōu)勢(shì)。

請(qǐng)參考圖1a～1e，其為現(xiàn)有的背照式CMOS影像傳感器的制造方法所形成的器件的剖面示意圖。具體的，現(xiàn)有的背照式CMOS影像傳感器的制造方法包括如下步驟：

如圖1a所示，提供邏輯晶圓10及像素晶圓20，其中，所述邏輯晶圓10包括第一半導(dǎo)體襯底11，形成于所述第一半導(dǎo)體襯底11表面的第一介質(zhì)層12，形成于所述第一介質(zhì)層12中的第一金屬層13及形成于所述第一介質(zhì)層12表面的第一鍵合層14，并且所述第一金屬層13靠近所述第一鍵合層14；所述像素晶圓20包括第二半導(dǎo)體襯底21，形成于所述第二半導(dǎo)體襯底21表面的第二介質(zhì)層22，形成于所述第二介質(zhì)層22中的第二金屬層23及形成于所述第二介質(zhì)層22表面的第二鍵合層24，并且所述第二金屬層23靠近所述第二鍵合層24；所述邏輯晶圓10及像素晶圓20通過所述第一鍵合層14及第二鍵合層24鍵合在一起；

如圖1b所示，刻蝕部分所述第二半導(dǎo)體襯底21，形成第一開口31，所述第一開口31露出部分所述第二介質(zhì)層22；并在所述第二半導(dǎo)體襯底21表面及所述第二介質(zhì)層22表面形成緩沖層30；

如圖1c所示，刻蝕部分所述緩沖層30、部分所述第二介質(zhì)層22、部分所述第二鍵合層24及部分所述第一鍵合層14，形成第二開口32，所述第二開口32露出部分所述第一金屬層13；在此稱為深孔工藝（Deep?Via?Etch）；

如圖1d所示，刻蝕部分所述緩沖層30、部分所述第二介質(zhì)層22，形成第三開口33，所述第三開口33露出部分所述第二金屬層23；在此稱為溝槽工藝（Trench?Etch）；

如圖1e所示，形成連接層40，所述連接層40連接所述第一金屬層13及所述第二金屬層23。