[發明專利]移位寄存器、柵極驅動電路、陣列基板以及顯示裝置

有效

• 申請號: 201310071435.0
• 申請日: 2013-03-06
• 公開（公告）號: CN103198866A
• 公開（公告）日: 2013-07-10
• 發明（設計）人: 馬占潔
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G09G3/20
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

技術領域

本發明涉及顯示裝置領域，尤其涉及一種移位寄存器、柵極驅動電路、陣列基板以及顯示裝置。

背景技術

目前，顯示裝置正在朝著輕薄化、高解析化、窄邊框化和節能化方向發展，因此需要在有限的空間內整合更多開關器件以及更小的像素以滿足顯示裝置的要求。為了達到不增加工藝步驟以及制造成本的目的，通常采用陣列基板行驅動(英文：Gate?Driver?on?Array，縮寫：GOA)技術，將柵極驅動單元集成于陣列基板上形成GOA單元。其中，柵極驅動技術主要以移位寄存器來實現掃描驅動的目的。

在實現上述掃描驅動的過程中，發明人發現現有技術中至少存在如下問題：以如圖1所示的移位寄存器結構為例，包括第一薄膜晶體管M1′至第六薄膜晶體管M6′以及第一電容C1′，其中上述薄膜晶體管均為P型薄膜晶體管，該薄膜晶體管的致能電平為低電平(薄膜晶體管的致能電平指的是所述薄膜晶體管導通時對應的電平。以P型薄膜晶體管為例，低電平控制P型薄膜晶體管導通，因此P型薄膜晶體管的致能電平為低電平；高電平控制P型薄膜晶體管關斷，因此P型薄膜晶體管的非致能電平為高電平)。如圖2所示，在第一階段T1，第一節點A′充入低電平，第三節點C′充入高電平；在第二階段T2，第一節點A′充入高電平，第三節點C′充入高電平；在第三階段T3，第一節點A′充入低電平，第三節點C′浮空保持高電平；在第四階段T4，第一節點A′浮空保持低電平，同時第五薄膜晶體管M5′打開，因此第三節點C′殘留的電平對第一節點A′產生了干擾，影響了第六薄膜晶體管M6′的開啟狀態，使得上述移位寄存器在拉高電壓時產生了漂移現象導致輸出信號的不穩定，影響了移位寄存器的工作可靠性。

發明內容

本發明的實施例提供一種移位寄存器、柵極驅動電路、陣列基板以及顯示裝置，能夠有效改善輸出信號的漂移現象，提高移位寄存器的工作穩定性。

為解決上述技術問題，本發明的實施例采用如下技術方案：

一種移位寄存器，包括：

移位寄存器輸入端，包括起始信號輸入端、第一時鐘信號輸入端以及第二時鐘信號輸入端；

預充電電路，響應于起始信號以及第一時鐘信號，輸出第一導通電平以及第二導通電平；

第一拉高電路，所述第一導通電平接入后，響應于所述起始信號以及所述第一時鐘信號的致能電平，輸出高電平；

拉低電路，所述第二導通電平接入后，響應于所述起始信號、所述第一時鐘信號的非致能電平以及第二時鐘信號的致能電平，輸出低電平；

第二拉高電路，所述第二導通電平截止后，輸出高電平；

移位寄存器輸出端，連接于所述第一電平拉高電路、所述拉低電路以及所述第二電平拉高電路的輸出端，輸出電平信號。

進一步的，所述第二拉高電路包括：反向電路以及拉高子電路，其中，

反向電路，所述第二導通電平接入后，輸出高電平，所述第二導通電平截止后，輸出低電平；

拉高子電路，響應于所述反向電路輸出的低電平，輸出高電平。

進一步的，所述預充電電路包括：第一薄膜晶體管、第二薄膜晶體管、第一節點、第二節點以及第一電容，其中，

第一薄膜晶體管，其柵極連接于第一時鐘信號輸入端，源極連接于起始信號輸入端，漏極連接于所述第二節點；

第二薄膜晶體管，其柵極連接于所述第二節點，源極連接于起始信號輸入端，漏極連接于所述第一節點；

第一節點，用于輸出所述預充電電路的第一導通電平；

第二節點，用于輸出所述預充電電路的第二導通電平；

第一電容，其一端連接于所述第二節點，另一端連接于所述移位寄存器輸出端。

進一步的，所述第一拉高電路包括：第三薄膜晶體管，其柵極連接于所述第一節點，源極連接于高電平，漏極連接于所述移位寄存器輸出端。

進一步的，所述拉低電路包括：第四薄膜晶體管，其柵極連接于所述第二節點，源極連接于第二時鐘信號輸入端，漏極連接于所述移位寄存器輸出端。

進一步的，所述反向電路包括：第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管以及第三節點，其中，

第五薄膜晶體管，其柵極連接于第二節點，源極連接于高電平，漏極連接于所述第三節點；

第六薄膜晶體管，其柵極連接于所述第七薄膜晶體管的源極，源極連接于低電平，漏極連接于所述第三節點；

第七薄膜晶體管，其柵極連接于低電平，源極連接于所述第六薄膜晶體管的柵極，漏極連接于低電平；

第三節點，為所述反向電路的輸出端。