[發明專利]半導體裝置及其制造方法

無效

• 申請號: 201310070789.3
• 申請日: 2013-03-06
• 公開（公告）號: CN103489913A
• 公開（公告）日: 2014-01-01
• 發明（設計）人: 奧村秀樹
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 夏斌;陳萍

關聯申請的交叉引用：本申請享受以日本專利申請2012-134117號(申請日：2012年6月13日)為基礎申請的優先權。本發明通過參照該基礎申請而包含基礎申請的所有內容。

技術領域

本發明涉及半導體裝置及其制造方法。

背景技術

作為在功率電子學(power?electronics)領域使用的半導體裝置，例如存在功率MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor：金屬氧化物半導體場效應晶體管)。在這種半導體裝置中，要求降低導通電阻。

發明內容

本發明的實施方式提供導通電阻較低的半導體裝置及其制造方法。

根據本發明的實施方式，提供一種半導體裝置，具備第一半導體層、第二半導體層、第三半導體層、第四半導體層、柵極、場板電極、絕緣膜、第一主電極、第二主電極以及絕緣部。上述第一半導體層為第一導電型。上述第二半導體層為第一導電型。上述第二半導體層設置在上述第一半導體層。上述第二半導體層所包含的第一導電型的雜質的濃度比上述第一半導體層所包含的第一導電型的雜質的濃度低。上述第三半導體層設置在上述第二半導體層之上，為第二導電型。上述第三半導體層具有第一部分和在垂直于上述第一半導體層與上述第二半導體層的層疊方向的面內包圍上述第一部分的第二部分。上述第三半導體層所包含的第一導電型的雜質的濃度比上述第二半導體層所包含的第一導電型的雜質的濃度低。上述第四半導體層設置在上述第一部分之上，為第一導電型。上述柵極從上述第四半導體層朝上述第二半導體層延伸。上述柵極的下端處于上述第二半導體層。上述場板電極設置在上述柵極的下側。上述場板電極的下端處于上述第二半導體層。上述絕緣膜設置在上述柵極與上述第四半導體層之間、上述場板電極與上述第一部分之間、上述柵極與上述第二半導體層之間、上述柵極與上述場板電極之間以及上述場板電極與上述第二半導體層之間。上述第一主電極與上述第一半導體層電連接。上述第二主電極與上述第三半導體層以及上述第四半導體層電連接。上述絕緣部至少設置在上述第一部分與上述第二部分之間，使上述第一部分與上述第二部分電絕緣。

根據其他的實施方式，提供一種半導體裝置的制造方法，具備：在第一導電型的第一半導體基板的主面上形成具有比上述第一半導體基板的雜質濃度低的雜質濃度的第二半導體膜，并在上述第二半導體膜之上通過外延生長來形成第二導電型的第三半導體膜，由此形成包含上述第一半導體基板、上述第二半導體膜、上述第三半導體膜、并具有元件區域以及在與上述主面平行的面內包圍上述元件區域的終端區域的加工體的工序；在上述元件區域內形成貫通上述第三半導體膜而到達上述第二半導體膜的一部分的柵極用溝道、以及在上述元件區域和上述終端區域的邊界形成貫通上述第三半導體膜而到達上述第二半導體膜的一部分的終端用溝道的工序；在上述柵極用溝道以及上述終端用溝道的內壁面上形成第一絕緣層的工序；通過在上述柵極用溝道內的剩余空間中埋入導電材料，由此在上述柵極用溝道中的比上述第三半導體膜靠下方的部分形成場板電極的工序；除去上述第一絕緣層的比上述場板電極靠上側的部分的工序；在上述柵極用溝道內的上述場板電極之上、以及比上述場板電極靠上側的上述柵極用溝道的上述內壁面上形成第二絕緣層，并在上述柵極用溝道的剩余空間中埋入導電部件，由此形成柵極的工序；以及向上述第三半導體膜的上述元件區域的上側部分選擇性地導入第一導電型的雜質的工序。

根據實施方式，能夠提供導通電阻低的半導體裝置及其制造方法。

附圖說明

圖1A以及圖1B是例示第一實施方式的半導體裝置的結構的示意圖。

圖2是例示第一實施方式的半導體裝置的雜質濃度分布的曲線圖。

圖3A～圖3C是例示第一實施方式的半導體裝置的制造方法的工序步驟的示意剖視圖。

圖4A～圖4C是例示第一實施方式的半導體裝置的制造方法的工序步驟的示意剖視圖。

圖5A～圖5D是例示第一實施方式的半導體裝置的制造方法的工序步驟的示意剖視圖。

圖6A～圖6C是例示第一實施方式的半導體裝置的制造方法的工序步驟的示意剖視圖。

圖7是例示第一實施方式的半導體裝置的制造方法的流程圖。

圖8是例示第一實施方式的其他半導體裝置的結構的示意剖視圖。

圖9是例示第二實施方式的半導體裝置的結構的示意剖視圖。

圖10A～圖10D是例示第二實施方式的半導體裝置的制造方法的工序步驟的示意剖視圖。