[發明專利]降低寄生失配的方法

有效

• 申請號: 201310064512.X
• 申請日: 2013-02-28
• 公開（公告）號: CN103810316B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 黃超明;李惠宇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明涉及校正布局前模擬結果和布局后測試結果之間的電阻比失配的方法。更具體而言，本發明涉及校正各種半導體器件中由各種寄生元件引起的失配。

背景技術

隨著半導體技術的發展，集成電路(IC)已經趨向于小部件尺寸，諸如65納米、45納米、32納米及以下。具有小部件尺寸的半導體技術導致半導體制造和設計之間更多的互動。例如，對于具有小部件尺寸的器件，寄生效應的影響將變得更重要。IC設計者可以實施多種模擬和優化程序以確保具有小部件尺寸的器件滿足對其規定的性能指標。

半導體電阻器廣泛應用于集成電路中?？梢酝ㄟ^摻雜集成電路的襯底的有源區形成半導體電阻器。可選地，可以通過在襯底上方沉積形成多個多晶硅層形成半導體電阻器?？梢酝ㄟ^以串聯或并聯連接的多個電阻器元件形成半導體電阻器。例如，半導體電阻器的電阻器元件可以是形成在襯底中的摻雜的有源區。多個互連結構將電阻器元件連接起來從而形成半導體電阻器。

可以利用半導體電阻器形成集成電路的關鍵控制電路。例如，在帶隙基準電路中，通過與帶隙基準電路連接的兩個半導體電阻器的比值確定參考電壓。如此，這兩個半導體電阻器的比值對于保持準確的運行是關鍵的，從而使得帶隙基準電路能夠生成準確的參考電壓。

由于用于連接不同的電阻器元件的互連件導致的寄生參數，半導體電阻器的布局可能導致多種電阻變化。這些變化可能導致兩個半導體電阻器之間的比值的變化。如此，可能對一些關鍵的性能指標，諸如時序、噪音和可靠性造成不利的影響。

各種電子設計自動化(EDA)工具可以用于提取寄生電容、電感和電阻。例如，諸如來自SYNOPSYS的Star-RCXT、來自Mentor Graphics的CALIBRE和/或類似的EDA工具可以首先接收來自IC加工廠的SPICE模型文件并隨后提取寄生參數。

發明內容

為了解決現有技術中存在的問題，根據本發明的一個方面提供了一種方法，包括：利用第一模擬工具通過電阻-電感-電容(RLC)提取機制由第一布局生成第一網表文件；通過第二模擬工具對網絡實施V/I測試；基于所述V/I測試的結果確定是否存在失配；以及修改所述網絡的連接跡線以生成第二布局。

所述的方法還包括：接收來自IC加工廠的多個元件模型；以及基于所述元件模型生成所述第一網表文件。

在所述的方法中，所述第二模擬工具被配置成分析所述第一布局的節點的電特性；以及所述第一模擬工具被配置成提取所述第一布局的互連寄生分量。

所述的方法還包括：從所述第一布局選擇兩個節點；對所述節點實施所述V/I測試；提取等效電阻值；以及通過反向標注方法檢測所述失配。

所述的方法還包括：在修改所述網絡的連接跡線以生成第二布局的步驟之后，利用所述第一模擬工具通過所述電阻-電感-電容(RLC)提取機制由所述第二布局生成第二網表文件；以及通過所述第二模擬工具對所述網絡實施所述V/I測試。

所述的方法還包括：在基于所述V/I測試的結果確定是否存在失配的步驟之后，修改所述網絡的連接跡線的寬度以生成所述第二布局。

所述的方法還包括：在基于所述V/I測試的結果確定是否存在失配的步驟之后，修改所述網絡的連接跡線的長度以生成所述第二布局。

所述的方法還包括：對所述第一布局實施設計規則檢查(DRC)測試；以及對所述第一布局實施布局與原理圖比對(LVS)測試。

在所述的方法中，所述第一網表文件包括：在所述第一布局中具有矩形形狀的電阻器的四個拐角的坐標；所述電阻器的寬度；以及所述電阻器的長度。

在一個實施例中，所述的方法還包括：所述電阻器在所述第一布局中的位置；以及所述電阻器的電阻值。

根據本發明的另一方面，還提供了一種方法，包括：通過布局前模擬設定第一電阻器結構和第二電阻器結構之間的第一比值；將所述第一電阻器結構和所述第二電阻器結構放入布局中；生成網表文件，所述網表文件包括所述第一電阻器結構和所述第二電阻器結構的寄生參數，其中所述網表文件包括：所述第一電阻器結構和所述第二電阻器結構的電阻值，和所述第一電阻器結構和所述第二電阻器結構的X-Y坐標；通過模擬工具對所述第一電阻器結構實施第一V-I測試從而獲得第一電阻值；通過所述模擬工具對所述第二電阻器結構實施第二V-I測試從而獲得第二電阻值；確定基于V-I測試的第二比值與所述第一比值之間是否存在失配；以及修改包括所述第一電阻器結構和所述第二電阻器結構的布局。