[發明專利]總線電路和半導體裝置

無效

• 申請號: 201310061430.X
• 申請日: 2013-02-27
• 公開（公告）號: CN103377340A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: 川崎貴之;后藤誠司;大谷敬之
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: G06F21/55
• 分類號: G06F21/55
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 陳煒;李德山

1.一種用于將從一個模塊輸出的多位數據傳輸到另一個模塊的總線電路，包括：

數據總線；

分割電路，被配置為將所述數據分割為多個包括多個位的分割數據，所述多個位的數目等于或小于所述數據總線的位寬度的一半；

反相器電路，被配置為通過對所述多個分割數據中的每一個進行反相而產生多個反相分割數據；

輸出電路，被配置為將所述多個分割數據中的每一個以及與所述分割數據中的每一個相對應的所述反相分割數據中的每一個作為數據對輸出；以及

耦合電路，被配置為從接收自所述數據總線的所述數據對中提取并耦合所述多個分割數據。

2.根據權利要求1所述的總線電路，其中，

所述輸出電路能夠在將所述數據對順序地輸出到所述數據總線與將所述多個分割數據同時地輸出到所述數據總線之間選擇輸出狀態；

還設置有信號線，所述信號線用于傳輸表示所述輸出電路的所述輸出狀態的控制信號，以及

所述耦合電路基于來自所述信號線的所述控制信號而改變提取并耦合所述多個分割數據的處理。

3.根據權利要求1所述的總線電路，其中，

所述數據總線包括第一分割數據總線和第二分割數據總線，所述第一分割數據總線和所述第二分割數據總線各自的位的數目為所述數據總線的所述位寬度的一半，

由所述第一分割數據總線和所述第二分割數據總線中的一個來傳輸所述分割數據中的每一個，并且由所述第一分割數據總線和所述第二分割數據總線中的另一個來傳輸與所述分割數據中的每一個相對應的反相分割數據，以及

所述第一分割數據總線和所述第二分割數據總線被布置在彼此的附近。

4.根據權利要求1至3中任一項所述的總線電路，其中，

所述輸出電路包括校驗電路，所述校驗電路被配置為將校驗位添加到由所述第一分割數據總線和所述第二分割數據總線傳輸的數據，以及

所述數據總線包括用于傳輸所述校驗位的信號線。

5.根據權利要求4所述的總線電路，其中，

所述耦合電路基于所傳輸的校驗位來進行誤差檢測或誤差校正。

6.一種半導體裝置，包括：寫入總線電路，被配置為將從第一模塊輸出的寫入數據傳輸到第二模塊；以及讀取總線電路，被配置為將從所述第二模塊輸出的讀取數據傳輸到所述第一模塊，其中，

所述寫入總線電路和所述讀取總線電路是根據權利要求1至3中任一項所述的總線電路。

7.一種半導體裝置，包括：多個第一模塊；多個第二模塊；以及連接電路，被配置為切換所述多個第一模塊的總線和所述多個第二模塊的總線的連接，其中，

所述多個第一模塊的總線和所述多個第二模塊的總線是根據權利要求1至3中任一項所述的總線電路。