[發明專利]防死鎖電路

有效

• 申請號: 201310060941.X
• 申請日: 2013-02-26
• 公開（公告）號: CN103178827B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 徐光磊
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 鄭瑋

技術領域

本發明關于一種防死鎖電路，特別是涉及一種上電時能保證LDO正確輸出的防死鎖電路。

背景技術

隨著現代科技的發展，越來越多的市場需要應用低功耗的低壓差線性穩壓器(Low Dropout Regulator，LDO)。很多時候，低壓差線性穩壓器需要兩個工作模式：正常模式和睡眠模式。在正常模式下，LDO可以驅動大的負載電流，LDO功耗很大；在睡眠模式下，LDO處于待機狀態，只能驅動較小的負載電流，功耗很低。

圖1為現有技術中具有LDO和數字邏輯的片上系統(SOC)的系統電路圖。如圖1所示，在SOC(片上系統)中，LDO10連接系統電源VDDA，輸出VDDD連接至數字邏輯電路11，數字邏輯電路11輸出一個睡眠控制信號Sleep(VDDD)來決定LDO是工作在正常模式還是睡眠模式，具體來說，數字邏輯電路11輸出睡眠控制信號Sleep(VDDD)至電平位移器101，電平位移器101在睡眠控制信號Sleep(VDDD)控制下輸出工作模式控制信號SL(VDDA)，工作模式控制信號SL(VDDA)為0時控制LDO啟動正常工作模式，工作模式控制信號SL(VDDA)經反相器INV1輸出反相工作模式控制信號SLB(VDDA)，反相工作模式控制信號SLB(VDDA)為0時控制LDO啟動睡眠模式，正常工作模式與睡眠模式均需帶隙基準102提供基準。

在圖1電路中，在系統電源VDDA上電時，睡眠控制信號Sleep(VDDD)因VDDD＝0(LDO尚未建立穩定輸出)，從而數字邏輯電路11輸出為低電平(“0”)，睡眠控制信號Sleep(VDDD)經電平位移器101，使得SL(VDDA)＝0，反相后，SLB(VDDA)＝VDDA，LDO10的正常工作模式啟動而睡眠模式關閉，從而維持后續電路正常工作。

但是，上電時，VDDD的負載電流很大，VDDD還不夠高，如果VDDD幅度比晶體管的閾值低，則電平位移器不工作，電平位移器處于模糊狀態，此時很可能出現SL(VDDA)＝VDDA，反相后，SLB(VDDA)＝0，此時，LDO10的正常工作模式關閉，睡眠模式啟動，而睡眠模式帶負載能力很差，從而VDDD被限制在一個較低電壓，即LDO輸出死鎖。

發明內容

為克服上述現有技術的問題，本發明的主要目的在于提供一種防死鎖電路，其通過在LDO中增加防死鎖電路，使得LDO在上電時能保證LDO正確輸出，防止LDO輸出死鎖現象的出現。

為達上述及其它目的，本發明提出一種防死鎖電路，用于片上系統上電時保證LDO正確輸出，至少包括：

電平位移器，連接于該片上系統的數字邏輯電路，以獲得該數字邏輯電路輸出的睡眠控制信號，該睡眠控制信號經該電平位移器電平位移后，輸出至組合邏輯模塊的第一輸入端；

低電壓檢測電路，連接于該片上系統之LDO的輸出端，以于檢測到LDO的輸出電壓較低時，輸出低電平至組合邏輯模塊的第二輸入端；以及

組合邏輯模塊，具有該第一輸入端及該第二輸入端，對該第一輸入端及該第二輸入端接收到的信號進行組合邏輯后，總是輸出控制該LDO處于正常工作模式的工作模式控制信號。

進一步地，該低電壓檢測電路包括帶隙基準、NMOS管、一電阻以及第一反相器，該NMOS管柵極接該LDO的輸出電壓，源極通過該電阻接地，漏極與該帶隙基準連接，并接至該第一反相器的輸入端，該第一反相器輸出端接于該組合邏輯模塊的第二輸入端。

進一步地，該組合邏輯模塊包括一與非門與第二反相器，該與非門的第一輸入端接該電平位移器的輸出端，第二輸入端接該第一反相器的輸出端，輸出端輸出反相工作模式控制信號，并接于該第二反相器的輸入端，該第二反相器的輸出端輸出工作模式控制信號。

進一步地，系統上電時，該組合邏輯模塊總是輸出低電平的工作模式控制信號，控制該LDO處于正常工作模式。

進一步地，系統上電時，該組合邏輯模塊總是輸出高電平的反相工作模式控制信號，以使該LDO不會處于睡眠模式。