[發(fā)明專利]防死鎖電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310060941.X
• 申請(qǐng)日: 2013-02-26
• 公開（公告）號(hào): CN103178827B
• 公開（公告）日: 2017-06-16
• 發(fā)明（設(shè)計(jì)）人: 徐光磊
• 申請(qǐng)（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號(hào): H03K19/0175
• 分類號(hào): H03K19/0175
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)31237
• 代理人: 鄭瑋

1.一種防死鎖電路，用于片上系統(tǒng)上電時(shí)保證LDO正確輸出，至少包括：

電平位移器，連接于該片上系統(tǒng)的數(shù)字邏輯電路，以獲得該數(shù)字邏輯電路輸出的睡眠控制信號(hào)，該睡眠控制信號(hào)經(jīng)該電平位移器電平位移后，輸出至組合邏輯模塊的第一輸入端；

低電壓檢測(cè)電路，連接于該片上系統(tǒng)之LDO的輸出端，該低電壓檢測(cè)電路包括帶隙基準(zhǔn)、NMOS管、一電阻以及第一反相器，該NMOS管柵極接該LDO的輸出電壓，源極通過該電阻接地，漏極與該帶隙基準(zhǔn)連接，并接至該第一反相器的輸入端，該第一反相器輸出端接于組合邏輯模塊的第二輸入端，以于檢測(cè)到LDO的輸出電壓小于Vth+i*R時(shí)，Vth為NMOS管的閾值電壓，i為帶隙基準(zhǔn)的偏置電流，R為NMOS管的漏極電阻，輸出低電平至組合邏輯模塊的第二輸入端；以及

組合邏輯模塊，具有該第一輸入端及該第二輸入端，對(duì)該第一輸入端及該第二輸入端接收到的信號(hào)進(jìn)行組合邏輯后，總是輸出控制該LDO處于正常工作模式的工作模式控制信號(hào)。

2.如權(quán)利要求1所述的一種防死鎖電路，其特征在于：該組合邏輯模塊包括一與非門與第二反相器，該與非門的第一輸入端接該電平位移器的輸出端，第二輸入端接該第一反相器的輸出端，輸出端輸出反相工作模式控制信號(hào)，并接于該第二反相器的輸入端，該第二反相器的輸出端輸出工作模式控制信號(hào)。

3.如權(quán)利要求2所述的一種防死鎖電路，其特征在于：系統(tǒng)上電時(shí)，該組合邏輯模塊總是輸出低電平的工作模式控制信號(hào)，控制該LDO處于正常工作模式。

4.如權(quán)利要求3所述的一種防死鎖電路，其特征在于：系統(tǒng)上電時(shí)，該組合邏輯模塊總是輸出高電平的反相工作模式控制信號(hào)，以使該LDO不會(huì)處于睡眠模式。