[發明專利]電路裝置、形成電路裝置的方法和用于完整性檢查的方法

有效

• 申請號: 201310056767.1
• 申請日: 2013-02-22
• 公開（公告）號: CN103309777A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: W.富特納
• 申請（專利權）人: 英飛凌科技奧地利有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 胡莉莉;盧江

技術領域

各種實施例一般地涉及一種電路裝置、一種用于形成電路裝置的方法以及一種用于完整性檢查的方法。

背景技術

在硬件安全模塊（HSM）中，想要的是，通過獨立于中央處理單元（CPU）本身的完整性檢查電路來監控程序代碼或數據的完整性。完整性檢查電路可以以比CPU系統更不易于篡改的方式被實施。例如，完整性檢查電路可以被實施為硬連線邏輯。當存儲器內容的變化被探測到時，CPU可以被暫停（halt），從而增加整個系統的抗篡改。此外，硬件安全模塊可以通過將隨機等待狀態插入到CPU執行流中來抗邊信道攻擊（side?channel?attack）。例如，通過在工作期間（例如在安全性相關的工作期間）監控電源，邊信道攻擊可以被執行。將隨機等待狀態插入到CPU執行流中可以隨著時間的過去分散功率分布（profile），并且可以去除安全性相關的工作的可見特征。隨機等待狀態插入可以被用來阻止邊信道攻擊。完整性檢查和隨機等待狀態插入都可以使CPU的程序執行慢下來。

發明內容

各種實施例提供了一種電路裝置，所述電路裝置包括：處理器；存儲電路，所述存儲電路被連接到處理器，其中處理器被配置為訪問存儲電路；阻塞電路，所述阻塞電路被配置為生成阻止處理器訪問存儲電路的一個或多個隨機等待狀態信號；以及完整性檢查電路，所述完整性檢查電路被配置為在一個或多個隨機等待狀態信號的等待狀態周期期間檢查存儲電路。

附圖說明

在附圖中，遍及不同的視圖，同樣的參考符號一般指的是相同的部件。附圖不一定按比例，而是一般地強調圖示本發明的原理。在下面的描述中，本發明的各種實施例參照下面的附圖被描述，其中：

圖1示出了根據實施例的電路裝置；

圖2A至2C示出了根據實施例的電路裝置；

圖3示出了根據實施例的時序圖；

圖4示出了根據實施例的用于形成電路裝置的方法；

圖5示出了根據實施例的用于完整性檢查的方法。

具體實施方式

下面的詳細描述參照附圖，所述附圖借助于圖示示出了特定的細節和在其中本發明可以被實踐的實施例。

詞語“示例性的”在這里被用來意味著“用作例子、實例或圖示”。在這里被描述為“示例性的”的任何實施例或設計不一定被解釋為比起其它實施例或設計來優選的或有利的。

詞語“電路”在這里可以被用來指的是一個或多個電組件的裝置，所述一個或多個電組件的裝置被配置（例如被布置）來執行功能，其中電路可以被實施，以借助于硬連線邏輯和/或借助于一個或多個可編程的處理器（例如借助于一個或多個可編程的微處理器、例如復雜指令集計算機CISC微處理器、例如精簡指令集計算機RISC微處理器、例如數字信號微處理器DSP）來執行該功能。

各種實施例提供了可以在使CPU安全的過程期間提高處理器效率的電路裝置。各種實施例提供了可以保持CPU執行速度的電路裝置。

圖1示出了根據實施例的電路裝置102。電路裝置102可以包括處理器104和被連接到處理器104的存儲電路106。處理器104可以被配置為訪問存儲電路106。電路裝置102可以包括阻塞電路108，所述阻塞電路108被配置為生成一個或多個隨機等待狀態信號，所述一個或多個隨機等待狀態信號阻止處理器104訪問存儲電路106。電路裝置102可以包括完整性檢查電路112，所述完整性檢查電路112被配置為在一個或多個隨機等待狀態信號的等待狀態周期期間檢查存儲電路106。這些電路或組件（例如處理器104、阻塞電路108、完整性檢查電路112、存儲電路106）可以經由一個或多個電連接146（例如一個或多個總線線路）被電耦合。

圖2A至2C示出了根據實施例的電路裝置202。圖3示出了根據實施例的時序圖300。時序圖300可以包括根據電路裝置102和電路裝置202中的至少一個的電路裝置的時序圖。

電路裝置202可以包括處理器204和被連接到處理器204的存儲電路206。處理器204可以被配置為訪問存儲電路206。電路裝置202可以包括阻塞電路208，所述阻塞電路208被配置為生成一個或多個隨機等待狀態信號，所述一個或多個隨機等待狀態信號阻止處理器204訪問存儲電路206。電路裝置202可以包括完整性檢查電路212，所述完整性檢查電路212被配置為在一個或多個隨機等待狀態信號的等待狀態周期期間檢查存儲電路206。