[發明專利]半導體器件的偽柵電極

有效

• 申請號: 201310051347.4
• 申請日: 2013-02-16
• 公開（公告）號: CN103515440B
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 林志忠;林志翰;張銘慶
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336;H01L21/28
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明涉及集成電路制造，更具體地說，涉及具有偽柵電極的半導體器件。

背景技術

隨著半導體產業在追求更高的器件密度、更卓越的性能以及更低的成本方面已經進展到納米技術工藝節點，來自制造和設計問題方面的挑戰引起諸如鰭式場效應晶體管(FinFET)的三維設計的發展。制造的典型的FinFET具有通過例如蝕刻掉襯底的硅層的一部分形成的從襯底延伸的垂直薄“鰭”(或鰭式結構)。在該垂直鰭中形成FinFET的溝道。在鰭上方設置(例如覆蓋)柵極。在溝道的兩側上具有柵極使得從兩側進行溝道的柵極控制。此外，在FinFET的凹陷的源極/漏極(S/D)部分中利用選擇性生長硅鍺的應變材料可以用于提高載流子遷移率。

然而，在互補金屬氧化物半導體(CMOS)制造中實施這些部件和工藝仍存在挑戰。隨著垂直鰭之間的間距的減小，加重了這些問題。例如，蝕刻偽柵電極可能在鰭邊緣和偽柵電極之間產生不想要的殘留物，從而增加了器件不穩定性和/或器件失效的可能性。

發明內容

為了解決上述技術問題，一方面，本發明提供了一種半導體器件，包括：襯底，包含第一表面；絕緣區，覆蓋所述第一表面的一部分；偽柵電極，位于所述絕緣區上方，其中所述偽柵電極包括底部和寬于所述底部的基部；以及偽柵極電介質，介于所述偽柵電極和所述絕緣區之間。

在所述的半導體器件中，所述底部的側壁基本垂直于所述絕緣區的上表面。

在所述的半導體器件中，所述底部包括楔形側壁。

在所述的半導體器件中，所述偽柵電極包含多晶硅、N功函數金屬或P功函數金屬。

在所述的半導體器件中，所述底部的寬度與所述基部的寬度的比值是約0.5至約0.9。

另一方面，本發明還提供了一種半導體器件，包括：襯底，包含第一表面；絕緣區，覆蓋所述襯底的一部分；鰭，穿過所述絕緣區中的開口；柵電極，在所述鰭的上部的上方延伸，其中，所述柵電極包括第一基部和第一底部，所述第一底部設置在所述第一基部和所述襯底之間，所述第一基部的寬度與所述第一底部的寬度之間的差值限定第一寬度差；以及偽柵電極，位于所述絕緣區上方，其中，所述偽柵電極包括第二底部和寬于所述第二底部的第二基部，所述第二基部的寬度與所述第二底部的寬度之間的差值限定第二寬度差，所述第二寬度差大于所述第一寬度差。

在所述的半導體器件中，所述第一底部的寬度與所述第一基部的寬度的比值是約0.95至約1.05。

在所述的半導體器件中，所述第二底部的寬度與所述第二基部的寬度的比值是約0.5至約0.9。

在所述的半導體器件中，所述第二寬度差與所述第一寬度差的比值是約2至約100。

在所述的半導體器件中，所述第二底部基本垂直于所述絕緣區的上表面。

在所述的半導體器件中，所述第二底部包括楔形側壁。

在所述的半導體器件中，所述柵電極和所述偽柵電極包含相同的材料。

在所述的半導體器件中，所述柵電極和所述偽柵電極包含不同的材料。

在所述的半導體器件中，所述偽柵電極包含多晶硅、N功函數金屬或P功函數金屬。

又一方面，本發明提供了一種制造半導體器件的方法，包括：提供襯底，所述襯底具有位于其上方的絕緣區以及延伸穿過所述絕緣區中的開口的鰭；在所述鰭上方形成柵電極層并且延伸到所述絕緣區上方；在所述柵電極層上方形成圖案化的掩模層；以及通過實施第一蝕刻工藝和第二蝕刻工藝形成柵電極和偽柵電極，其中所述柵電極在所述鰭的上部的上方延伸，而所述偽柵電極位于所述絕緣區上方。

在所述的方法中，至少部分地通過使用SF₆作為蝕刻氣體來實施所述第一蝕刻工藝的步驟。

在所述的方法中，在約1mTorr至約40mTorr的壓力下實施所述第一蝕刻工藝的步驟。

在所述的方法中，使用BCl₃作為蝕刻氣體來實施所述第二蝕刻工藝的步驟。

在所述的方法中，在約1mTorr至約10mTorr的壓力下實施所述第二蝕刻工藝的步驟。

在所述的方法中，在約100W至約1000W的電源功率下實施所述第二蝕刻工藝的步驟。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。在附圖中示出的各種部件沒有按比例繪制并且僅用于說明的目的。實際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。