[發明專利]基于FPGA的時間間隔測量系統與測量方法

有效

• 申請號: 201310050621.6
• 申請日: 2013-02-08
• 公開（公告）號: CN103092060A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 王海;張敏;龔壘;張盛;朱瓊;郝田田
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G04F10/00
• 分類號: G04F10/00;G04F10/04
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

1.一種基于FPGA的時間間隔測量系統，包括：

閘門信號產生模塊（1），用于將時間間隔信號轉換為閘門信號，并將閘門信號輸出到時間間隔測量模塊（3）；

時鐘管理模塊（2），用于減小參考時鐘信號引入的誤差和抖動，其輸出連接到時間間隔測量模塊（3）；

時間間隔測量模塊（3），用于對閘門信號進行延遲然后進行測量，并將測量數據輸出到數據處理模塊（4）；

數據處理模塊（4），用于對時間間隔測量得到的數據進行處理，并將處理后的數據輸出到數據輸出模塊（5）；

數據輸出模塊（5），用于將處理后的數據輸出到計算機（6），以計算出待測時間間隔；

其特征在于：

所述的時間間隔測量模塊（3），包括n個延遲單元和n個計數器，每個延遲單元和其相應的計數器構成一個測量通道，其通道編號為0至n-1，其中n為大于等于1的整數，其上限由FPGA芯片資源量決定；

每個通道的延遲單元之間采用相互獨立的非鏈狀結構；每個通道的計數器，采用不同的位寬，即通道0采用多位寬計數器，其他通道均采用2位計數器，且通道0的計數器位寬決定著系統的測量范圍，其位寬每增加1位，系統的測量范圍將在原有基礎上擴大一倍；

0至n-1通道的n個計數器布局成m×p型結構，即m個計數器為一行，p個計數器為一列的矩陣式結構，以提高各個延遲單元的延遲一致性，其中m、p均為大于等于1的整數，且m×p＝n。

2.根據權利要求1中所述的時間間隔測量系統，其特征在于，所述時鐘管理模塊（2）采用全局時鐘樹和全局時鐘緩沖器，并用Verilog?HDL語言編程實現，即在FPGA芯片上實現時鐘管理功能。

3.根據權利要求1中所述的時間間隔測量系統，其特征在于，所述延遲單元利用FPGA芯片內部布線資源實現，即利用從閘門信號產生模塊（1）的輸出到各個通道計數器最低位輸入之間的布線路徑作為各個延遲單元。

4.根據權利要求1中所述的時間間隔測量系統，其特征在于，所述數據處理模塊（4）由t個處理子模塊組成，并用Verilog?HDL語言編程實現，以在FPGA芯片上實現數據處理功能，其中t為大于等于n的整數。

5.一種基于FPGA的時間間隔測量方法，包括如下步驟：

(1)產生閘門信號:

(1a)檢測待測時間間隔開始信號START的上升沿，并在其上升沿產生閘門信號S_g的上升沿；

(1b)檢測待測時間間隔結束信號STOP的上升沿，并在其上升沿產生閘門信號的下降沿；

(2)對產生的閘門信號同時進行n路延遲，產生n個具有不同時間延遲的閘門信號，該n路延遲所提供的時延應在0至一個參考信號時鐘周期的范圍內均勻分布，其中n為大于等于1的整數；

(3)以外部參考時鐘信號S_r為計數時鐘，對n個閘門信號分別進行計數，并記錄n個計數結果N_i，其中，0≤i≤n-1；

(4)將n個計數結果按照從小到大的順序進行排列，并將最小的計數結果作為比較基準；

(5)將排列后的計數結果組成數據幀，并輸出到計算機；

(6)計算機根據接收到的數據幀，計算出待測時間間隔T_x：

Tx=((Σi=1n-1(Ni-C0))+C0)×Trn.]]>

其中，N_i為第i個計數結果，n為計數器個數，0<i≤n-1，C₀為比較基準，

T_r為參考時鐘信號的周期。