[發明專利]具有P頂層與N能階的半導體裝置及其制造方法

有效

• 申請號: 201310044236.0
• 申請日: 2013-02-04
• 公開（公告）號: CN103972286B
• 公開（公告）日: 2017-02-08
• 發明（設計）人: 詹景琳;林鎮元;林正基;連士進
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/739;H01L29/861;H01L21/336;H01L21/331;H01L21/329
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

技術領域

本發明的實施例是有關一種半導體裝置，特別是一種金屬氧化物半導體裝置以及一種制造此裝置的方法。

背景技術

擴散金屬氧化物半導體(DMOS)裝置的特征是同時擴散的源極區及后柵極區。晶體管通道透過該兩種擴散的差異而形成且不是分開注入，其導致通道長度縮短。較短的通道允許低功率耗損以及高速的能力。

橫向擴散金屬氧化物半導體(LDMOS)裝置在其晶片表面有導致橫向電流的源極以及漏極。設計LDMOS裝置的兩個重要參數是崩潰電壓以及導通電阻(on-resistance)。較佳的，高崩潰電壓以及低導通電阻讓裝置在高電壓運行下有相對較低的電力消耗。此外，低導通電阻在裝置飽和時提供較高的漏極電流，其可改善裝置的運行速度。

圖1是已知LDMOS裝置的飄移區的俯視圖。圖1的LDMOS裝置具有LDMOS區10，其為方框所標示。LDMOS裝置1包括源極側20以及漏極側30。

圖2是圖1中所標示的LDMOS區10的俯視圖。LDMOS區10有許多P型擴散層或P頂區40從源極側20連續延伸至漏極側30，其中P頂區40設置于高電壓N型阱(HVNW)中。因此，該已知LDMOS區10包括N型能階或N能階區50部分，其設置于P頂端區40之上，其中P頂區40被N能階區50分開且N能階區50沒有設置于任何P頂層(P-TOP)之上。

圖3A是圖2中沿著AA’區域線的剖面圖。這種表示法下的已知LDMOS在以設置的HVNW70中有P襯底60。第一P阱80在P襯底60中形成，而第二P阱90在HVNW70中形成，其中第一P阱80有P+摻雜區100以及第二P阱90有另一P+摻雜區110緊鄰于N+摻雜源極區120。N+摻雜漏極區130形成于HVNW70中。LDMOS區域10的部分以N能階區50表示，其設置于其中的P頂區40之上。刻蝕場氧化隔離區140實質上分離摻雜區100、110、120以及130。

任何已知的控制柵極結構150可用于LDMOS裝置中。例如，控制柵極結構150包括導電層設置于介電層上。控制柵極結構150更包括介電側壁間隙壁(sidewall spacer)。刻蝕的層間介電(ILD)層160設置于該結構上。第一刻蝕金屬層170具有透過該ILD層160接觸的網絡。圖3A的已知LDMOS范例具有界金屬介電(IMD)層180，其設置于第二刻蝕金屬層190之上，第二刻蝕金屬層190提供透過該ILD層180接觸的網絡。

圖3B是圖2中沿著BB’區域線的剖面圖。傳統LDMOS的剖面圖跟圖3A有相同的結構，除了P頂層沒有設置于HVNW70之中。

高電壓LDMOS裝置在半導體中有不同種用途。例如，LDMOS裝置可用于把相對高的電壓轉換成相對低的電壓或是當成設置用于驅動負載的轉換功率晶體管。然而，因為N能階區及該P型全摻雜區之間互相影響，已知高電壓LDMOS的專用導通電阻依然太高。在本領域中，依然有改善LDMOS裝置的需求，尤其是具有較低專用導通電阻的高電壓LDMOS裝置。

發明內容

本發明的實施例提供半導體裝置，尤其是金屬氧化物半導體(MOS)裝置。

本發明提供的半導體裝置，例如，金屬氧化物半導體(MOS)裝置，其包含P襯底、高電壓N阱(HVNW)設置于P襯底中、第一P阱形成于有第一P+摻雜區的P襯底中、第二P阱形成于有第二P阱其緊鄰于N+摻雜源極區的HVNW中、分離的N能階以及形成于HVNW中的分離的P頂區。分離N能階以及P頂區有至少一或多層，其中每一層包含多個P頂區，其散布于多個N能階區段間。

本發明的實施例中分離的N能階與P頂區包括兩層或兩層以上，而多個P頂區段以及多個N能階區段為崩潰交叉(criss-cross)調整。

根據本發明的實施例，多個分離的P頂區段在該HVNW具有深度以定義多個深度；寬度以定義多個寬度；選自垂直鄰接分開的N能機區段之間隔距離以定義多個間隔距離。在本發明的某些實施例中，多個深度可相同，在本發明的其他實施例中，多個深度呈現遞增。

根據本發明的實施例，半導體可是橫向擴散金屬氧化物半導體(LDMOS)。在本發明的某些實施例中，相較于其他有連續P頂區設置于連續N能階區下的LDMOS裝置，P頂區段間的每一個深度、P頂區段的寬度以及間隔距離，其在漏極電壓1伏特時的導通電阻約減少11.6％。根據本發明的實施例，該LDMOS裝置的崩潰電壓與具有連續P頂區的LDMOS裝置的崩潰電壓相同。