[發明專利]具有P頂層與N能階的半導體裝置及其制造方法

有效

• 申請號: 201310044236.0
• 申請日: 2013-02-04
• 公開（公告）號: CN103972286B
• 公開（公告）日: 2017-02-08
• 發明（設計）人: 詹景琳;林鎮元;林正基;連士進
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/739;H01L29/861;H01L21/336;H01L21/331;H01L21/329
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

1.一種半導體裝置，包括：

一P襯底；

一高電壓N阱(HVNW)，其設置于該P襯底中；

一第一P阱，其形成于具有一第一P+摻雜區的該P襯底中；

一第二P阱，其形成于具有一第二P+摻雜區的該HVNW中，其中該第二P+摻雜區鄰近于一N+摻雜源極區；以及

一分離的N能階及P頂區，其設置于該HVNW中，其中該分離的N能階及P頂區具有由散布于多個N能階區段之間的多個P頂區段所定義的一或多層。

2.根據權利要求1所述的半導體裝置，其中該分離的N能階及P頂區包括二或多層以及該多個P頂區段及多個N能階區段在一崩潰交叉調整中。

3.根據權利要求1所述的半導體裝置，其中該半導體為一橫向擴散金屬氧化物半導體(LDMOS)以及該HVNW具有一N+摻雜漏極區。

4.根據權利要求3所述的半導體裝置，其中在該HVNW的該多個P頂區段中每一區段具有一深度以定義多個深度、一寬度以定義多個寬度以及一間隔距離以定義多個間隔距離。

5.根據權利要求4所述的半導體裝置，其中該多個深度中每一個深度系相同。

6.根據權利要求4所述的半導體裝置，其中該多個深度的深度系遞增。

7.根據權利要求4所述的半導體裝置，相較于其他有一連續P頂區設置于一連續N能階區下的LDMOS裝置，其中該多個深度、多個寬度以及多個間隔距離，其在一漏極電壓1伏特時的一導通電阻中至少減少11.6％。

8.根據權利要求7所述的半導體裝置，其中該LDMOS裝置的一崩潰電壓與該其他LDMOS裝置的一崩潰電壓相同。

9.根據權利要求3所述的半導體裝置，其中在該HVNW中的該多個 N能階區段具有一深度以定義多個深度、一寬度以定義多個寬度以及選自垂直鄰近P頂區段的一間隔距離以定義多個間隔距離。

10.根據權利要求9所述的半導體裝置，相較于其他有一連續P頂區設置于一連續N能階區下的LDMOS裝置，其中該多個深度、多個寬度以及多個間隔距離，其在一漏極電壓1伏特時的一導通電阻中至少減少11.6％。

11.根據權利要求3所述的半導體裝置，更包括一場氧化隔離區設置于使一第一P+摻雜區與一第二P+摻雜區隔離，其中該第二P+摻雜區鄰近于該N+摻雜源極區以及該N+摻雜漏極區。

12.根據權利要求11所述的半導體裝置，更包括一柵極結構設置于該N+摻雜源區域與該N+摻雜漏極區之間 。

13.根據權利要求1所述的半導體裝置，其中該半導體為一絕緣柵極雙極晶體管以及該HVNW具有一第三P+摻雜區。

14.根據權利要求1所述的半導體裝置，其中該半導體為一二極管以及以及該HVNW具有一N+摻雜漏極區。

15.一種制造一半導體裝置的方法，包括：

提供一P襯底層；

于該P襯底層中形成一高電壓N阱(HVNW)；

于該P襯底中形成一第一P阱；

于該HVNW中形成一第二P阱；以及

于該HVNW中形成一分離的N能階及P頂區，其中該分離的N能階及P頂區具有由散布于多個N能階區段之間的多個P頂區段所定義的一或多層。

16.根據權利要求15所述的方法，更包括形成一場氧化隔離區，其中該場氧化隔離區由一第一場結構重疊于該第一P型阱及該第二P型阱以及一第二場氧化結構重疊于該N能階區所定義。

17.根據權利要求16所述的方法，更包括形成一柵極結構。

18.根據權利要求17所述的方法，其中該形成一柵極結構的步驟包括：

實施一柵極氧化方法；

形成一多晶硅層；以及

形成圍繞于該柵極結構的一間隙壁。