[發明專利]讀出電路

有效

• 申請號: 201310041874.7
• 申請日: 2013-02-01
• 公開（公告）號: CN103117080B
• 公開（公告）日: 2017-08-08
• 發明（設計）人: 楊光軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 鄭瑋

技術領域

本發明關于一種讀出電路，特別是涉及一種用于半導體存儲器電路的讀出電路。

背景技術

半導體存儲器通常被認為是數字集成電路中非常重要的組成部分，它們對于構建基于微處理器的應用系統發揮著至關重要的作用。近年來人們越來越多地將各種存儲器嵌入在處理其內部，以便使處理器具有更高的集成度和更快的工作速度，因此存儲器陣列及其外圍電路的性能就在很大程度上決定了整個系統的工作狀況，包括速度、功耗等。

在半導體存儲器的各種外圍器件中最為重要的就是讀出電路。由于讀出電路通常被用來在對存儲單元進行讀操作時采樣位線上的微小信號變化并進行放大，從而確定相應存儲單元的存儲信息，因此讀出電路對于存儲器的存取時間有著決定性的影響。

圖1為現有技術中典型的讀出電路的電路示意圖。如圖1所示，該讀出電路包括：參考支路鏡像恒流源101、參考存儲單元102、譯碼控制電路103、傳輸電路104以及輸出電路105，其中參考支路鏡像恒流源101包括PMOS管P1/P2，以提供電源，參考存儲單元102包括NMOS管N1以及1-4個柵極互連的NMOS管，N1柵極通過一反相器INV1接至N1源極，N1源極通過1-4個柵極互連的NMOS管與多個連接字線WL的參考存儲單元Cellj(j例如為4或8)相連，譯碼控制電路103一端連接傳輸電路104，另一端連接存儲單元Cell，其由三個源漏相接形成串聯的NMOS晶體管N2、N3以及N4組成，NMOS管N2-N4柵極分別連接控制信號YA、YB以及YC，這樣，當訪問存儲器單元Cell時，YA/YB/YC置高電平，NMOS管N2-N4接通，存儲單元信息可通過譯碼控制電路103及傳輸電路104形成于C點；傳輸電路104包括NMOS管N5及一反相器INV2，NMOS管N5漏極接P2漏極，柵極與源極之間接反相器INV2，并接至譯碼控制電路103；輸出電路105包括一比較器CMP1及一反相器INV3，比較器CMP1之正輸入端接P2漏極，負輸入端接一參考電壓Vref，輸出端接反相器INV3之輸入端，反相器INV3輸出存儲單元信息Soutb。

現有技術的讀出電路還卻存在如下缺點：在現有技術中，節點A和B是連通的，當電源電壓降低時，為了保證P1管工作在飽和區，A點也隨之降低，并且由于A點至少比電源電壓低一個閾值電壓，所以當電源電壓低至一定的電位的時候，或者由于工藝漂移或者由于溫度降低，造成P1的閾值電壓比較大的時候，A點的電位就會變得很低，這時候D點的電位由A點決定，反相器INV1的輸入電位很低而起不到嵌位的作用，這樣一方面使得參考單元的位線電壓變得很低而使參考單元的電流變小，另一方面反相器INV1的嵌位功能的缺失會使得位線穩定變慢，這兩個方面都會使讀的速度下降。

發明內容

為克服上述現有技術的讀出電路存在的影響讀速度的問題，本發明的主要目的在于提供一種讀出電路，其通過在參考支路鏡像恒流源參考管間接入一電壓隔離電路，以將第一參考管的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位，從而使得本發明可適合于低電壓如小于1.2V時工作，擴展了閃存的讀出電壓。

為達上述及其它目的，本發明提出一種讀出電路，用于將存儲單元的信息放大輸出，包括參考支路鏡像恒流源、參考存儲單元、譯碼控制電路、傳輸電路及輸出電路，其中，該參考支路鏡像恒流源包括第一參考管、第二參考管及電壓隔離電路，該電壓隔離電路接于該第一參考管的柵極與漏極之間，用于將該第一參考管的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位。

進一步地，該第一參考管與該第二參考管為PMOS管，該第一參考管漏極接該參考存儲單元，該第二參考管漏極通過該傳輸電路、該譯碼控制電路接存儲單元，同時該第二參考管漏極還接至該輸出電路。

進一步地，該電壓隔離電路包括一PMOS管，該PMOS管源極接第一參考管的漏極，漏極接該第一參考管的柵極。

進一步地，該電壓隔離電路還包括第二恒流源及第三恒流源，該PMOS管源極接該第二恒流源的輸出，漏極接該第三恒流源的輸出端，其中第二恒流源和第三恒流源的電流相等。

進一步地，該第二恒流源與該第三恒流源取值為2uA～10uA。