[發明專利]基于FPGA的容錯異步串行收發器裝置

有效

• 申請號: 201310041431.8
• 申請日: 2013-02-01
• 公開（公告）號: CN103176934A
• 公開（公告）日: 2013-06-26
• 發明（設計）人: 蘇弘;丁朋程;王曉輝;孔潔;千奕;佘乾順;趙紅赟;馬曉利;牛曉陽
• 申請（專利權）人: 中國科學院近代物理研究所
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/40
• 代理公司: 蘭州振華專利代理有限責任公司 62102
• 代理人: 張真

1.一種基于FPGA的容錯異步串行收發器裝置，其特征是包括有發送器和接收器，所述的發送器數據處理單元與第一編碼器、第二編碼器、第三編碼器并聯；第一編碼器的輸出端分別與第一發送多數表決器的輸入端、第二發送多數表決器的輸入端、第三發送多數表決器的輸入端連接，第二編碼器的輸出端分別與第一發送多數表決器的輸入端、第二發送多數表決器的輸入端、第三發送多數表決器的輸入端連接，第三編碼器的輸出端分別與第一發送多數表決器的輸入端、第二發送多數表決器的輸入端、第三發送多數表決器的輸入端連接；第一發送多數表決器的輸出端、第二發送多數表決器的輸出端、第三發送多數表決器的輸出端分別連接串行發送器TMR的輸入端；串行發送器TMR的輸出端連接第一少數表決器的P輸入端，同時連接第一輸出緩存器的輸入端、第二少數表決器的R₁輸入端和連接第三少數表決器的R₂輸入端；串行發送器TMR的輸出端連接第一少數表決器的R₁輸入端，同時連接第二輸出緩存器的輸入端、第二少數表決器的P輸入端和連接第三少數表決器的R₁輸入端；串行發送器TMR的輸出端連接第一少數表決器的R₂輸入端，同時連接第三輸出緩存器的輸入端、第二少數表決器的R₂輸入端和連接第三少數表決器的P輸入端；第一少數表決器的輸出端與第一輸出緩存器控制端連接，第二少數表決器的輸出端與第二輸出緩存器控制端連接，第三少數表決器的輸出端與第三輸出緩存器控制端連接，第一輸出緩存器的輸出端連接FPGA的第一輸出引腳、第二輸出緩存器的輸出端連接FPGA的第二輸出引腳、第三輸出緩存器的輸出端連接FPGA的第三輸出引腳。

2.如權利要求1所述的基于FPGA的容錯異步串行收發器裝置，其特征是所述的接收器包括有數據第一引腳、數據第二引腳、數據第三引腳分別連接串行接收器TMR的輸入端，串行接收器TMR的輸出端通過第一解碼器連接第一接收多數表決器的輸入端、第二接收多數表決器的輸入端、第三接收多數表決器的輸入端；串行接收器TMR的輸出端通過第二解碼器連接第一接收多數表決器的輸入端、第二接收多數表決器的輸入端、第三接收多數表決器的輸入端；串行接收器TMR的輸出端通過第三解碼器連接第一接收多數表決器的輸入端、第二接收多數表決器的輸入端、第三接收多數表決器的輸入端；第一接收多數表決器的輸出端、第二接收多數表決器的輸出端、第三接收多數表決器的輸出端分別連接數據處理單元。

3.如權利要求1所述的基于FPGA的容錯異步串行收發器裝置，其特征是所述的FPGA的第一輸出引腳、第二輸出引腳、第三輸出引腳相連接，將信號傳輸到下一級進行數據處理。

4.如權利要求1或2所述的基于FPGA的容錯異步串行收發器裝置，其特征是還包括有所述的第一編碼器、第二編碼器、第三編碼器為擴展漢明碼編碼器；第一解碼器、第二解碼器、第三解碼器為擴展漢明碼解碼器。

5.如權利要求1所述的基于FPGA的容錯異步串行收發器裝置，其特征是所述的第一發送多數表決器、第二發送多數表決器、第三發送多數表決器為三個兩輸入與門和一個三輸入或門組成。

6.如權利要求1所述的基于FPGA的容錯異步串行收發器裝置，其特征是所述的第一少數表決器，第二少數表決器、第三少數表決器為二個三輸入與門和一個兩輸入或門組成。

7.如權利要求1所述的基于FPGA的容錯異步串行收發器裝置，其特征是所述的串行接收器TMR包括有電路相同的并聯的第一串行接收器、第二串行接收器、第三串行接收器，所述的第一串行接收器包括有同步器經濾波器與串并轉換器的輸入端和起始信號檢測的輸入端連接；波特率發生器的輸出端與起始信號檢測的輸出端分別與接收控制狀態機的輸入端連接，第一串行接收器的接收控制狀態機的輸出端、第二串行接收器的接收控制狀態機的輸出端、第三串行接收器的接收控制狀態機的輸出端分別連接第一多數表決器組的輸入端，第一多數表決器組的輸出端分別連接第一串行接收器的接收控制狀態機的輸入端、第二串行接收器的接收控制狀態機的輸入端、第三串行接收器的接收控制狀態機的輸入端；接收控制狀態機的輸出端連接串并轉換器的輸入端，第一串行接收器的串并轉換器的輸出端、第二串行接收器串并轉換器的輸出端、第三串行接收器的串并轉換器的輸出端分別連接第二多數表決器組的輸入端，第二多數表決器組的輸出端向解碼器連接。