[發明專利]接觸孔插塞的制造方法

有效

• 申請號: 201310038698.1
• 申請日: 2013-01-31
• 公開（公告）號: CN103972153A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 陳盈豪;楊崇銘;涂世升;廖春成
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明是有關于一種接觸孔插塞的制造方法，特別是有關于一種接觸孔插塞的蝕刻輪廓的控制方法。

背景技術

在奈米半導體工藝中，隨著世代微縮工藝的演進，對于蝕刻輪廓(profile)控制能力勢必面對挑戰。在已知技術中，多利用化學性蝕刻方式來進行多晶硅蝕刻(poly etching)工藝，也因此垂直的蝕刻輪廓(vertical Profile)是半導體發展所需克服的難題。

在已知的動態存取存儲器(DRAM)是利用反轉式接觸孔插塞(reverse contact plug process)工藝來制造具有高深寬比的接觸孔插塞工藝。上述反轉式接觸孔插塞先利用蝕刻多晶硅材料的方式形成多晶硅柱來定義接觸孔的形狀，再將氧化介電層填入多晶硅柱之間的間隙。再通過多晶硅對于氧化介電層的極佳選擇比將多晶硅柱移除以形成接觸孔。

然而，典型的多晶硅蝕刻工藝是利用氟、溴化氫和氧氣為蝕刻氣體，且通過溴化氫/氧氣比值(HBr/O2ratio)調整蝕刻輪廓。調低溴化氫/氧氣比值可得到較垂直的蝕刻輪廓但郄會造成底部多晶硅的化合物殘留而蝕刻停止(etching stop)，產生接觸孔插塞短路(contact-to-contact short)的問題。另外，為改善接觸孔插塞短路問題而調高溴化氫/氧氣比值時，多晶硅柱會出現缺口輪廓(profile notching)而造成多晶硅柱斷裂及接觸孔插塞電性阻值升高的風險，進而對元件良率或電性產生不良的后果。

發明內容

因此，在此技術領域中，有需要一種接觸孔插塞的制造方法，其具有高深寬比且具有垂直的側壁輪廓，以改善已知技術的缺點。

本發明的一實施例提供一種接觸孔插塞的制造方法，包括提供一半導體基板，其中設置有沿一第一方向延伸的多個隔絕物，且其中上述半導體基板具有沿一第二方向延伸的多個電晶體結構；全面性沉積一導電犧牲層；于上述導電犧牲層上形成的多個硬遮罩圖案，上述多個硬遮罩圖案沿上述第一方向和一第二方向排列成一陣列；使用一第一蝕刻氣體，進行一第一非等向性蝕刻工藝，移除未被上述些硬遮罩圖案覆蓋的部分上述導電犧牲層，直到上述多個電晶體結構頂部的氧化保護層暴露出來為止；使用一第二蝕刻氣體，進行一第二非等向性蝕刻工藝，移除未被上述多個硬遮罩圖案覆蓋的部分上述導電犧牲層，以形成多個導電犧牲圖案，其中上述多個導電犧牲圖案的多個個底部彼此相連；進行一氧化工藝，以分別于上述多個導電犧牲圖案的側壁上形成多個氧化保護層；使用一第三蝕刻氣體，進行一第三非等向性蝕刻工藝，從未被上述多個硬遮罩圖案覆蓋的上述多個導電犧牲圖案的多個側壁和上述多個底面上移除部分上述多個氧化保護層以及部分上述多個導電犧牲圖案；使用一第四蝕刻氣體，進行一第四非等向性蝕刻工藝，移除未被上述多個硬遮罩圖案覆蓋的上述多個導電犧牲圖案的彼此相連的上述多個底部，以形成彼此分離的多個導電犧牲柱。

本發明提供的一種接觸孔插塞的制造方法，形成具高深寬比且具垂直側壁的導電犧牲柱，并可避免已知工藝產生接觸孔插塞短路或接觸孔插塞阻值過高的問題，且提升元件的電性或良率。

附圖說明

圖1a為本發明實施例的接觸孔插塞的制造方法的上視示意圖。

圖1b為本發明實施例的接觸孔插塞的制造方法沿圖1a的A-A’切線的剖面示意圖。

圖1c為本發明實施例的接觸孔插塞的制造方法沿圖1a的B-B’切線的剖面示意圖。

圖2a為本發明實施例的接觸孔插塞的制造方法的上視示意圖。

圖2b為本發明實施例的接觸孔插塞的制造方法沿圖2a的A-A’切線的剖面示意圖。

圖2c為本發明實施例的接觸孔插塞的制造方法沿圖2a的B-B’切線的剖面示意圖。

圖3a為本發明實施例的接觸孔插塞的制造方法的上視示意圖。

圖3b為本發明實施例的接觸孔插塞的制造方法沿圖3a的A-A’切線的剖面示意圖。

圖3c為本發明實施例的接觸孔插塞的制造方法沿圖3a的B-B’切線的剖面示意圖。

圖4、圖5、圖6、圖7、圖8、圖9為本發明實施例的接觸孔插塞沿圖3a的A-A’切線的后續工藝步驟的剖面示意圖。

500~接觸孔插塞；

200~半導體基板；

201~淺溝槽隔絕物；

202~表面；

204~絕緣墊層；

206~導電犧牲層；

206a、206b、206c~導電犧牲圖案；

208~硬遮罩圖案；