[發(fā)明專利]連接疊層結構的導電層的中間連接件的形成方法有效
| 申請?zhí)枺?/td> | 201310037472.X | 申請日: | 2013-01-31 |
| 公開(公告)號: | CN103972151A | 公開(公告)日: | 2014-08-06 |
| 發(fā)明(設計)人: | 陳士弘 | 申請(專利權)人: | 旺宏電子股份有限公司 |
| 主分類號: | H01L21/768 | 分類號: | H01L21/768 |
| 代理公司: | 中科專利商標代理有限責任公司 11021 | 代理人: | 任巖 |
| 地址: | 中國臺灣新竹*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 連接 結構 導電 中間 形成 方法 | ||
技術領域
本發(fā)明是有關于一種高密度集成電路裝置,且特別是有關于一種多階層三維疊層裝置的中間連接件的形成方法。
背景技術
于高密度存儲器裝置的制造技術中,集成電路上各單元面積的數(shù)據(jù)總量可以是一關鍵因素。因此,當存儲器裝置的臨界尺寸接近光學光刻技術的限制時,為了達到更高儲存密度及更低的單位比特成本,疊層多階層存儲單元的技術已被提出。
舉例來說,于公元2006年12月11~13日IEEE國際電子元件會議中,賴先生等人所發(fā)表的「A Multi-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory」及Jung等人所發(fā)表的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」已敘述薄膜晶體管技術被應用于電荷陷獲存儲器。
并且,IEEE J.固態(tài)電路期刊于公元2003年11月第38卷第11期,由Johnson等人所發(fā)表的「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」已敘述交叉點陣列技術(cross-point array)已應用于反熔絲存儲器(anti-fuse memory)。同樣內容也可見于第7,081,377號「Three-Dimensional Memory」的美國專利申請案。
公元2008年6月17~19日VLSI技術文摘技術論文研討會中,Kim等人于論文集第122~123頁發(fā)表的「Novel3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」已敘述垂直式NAND存儲單元的電荷陷獲存儲器技術。
在三維疊層存儲器裝置中,導電接點用以連接存儲單元的低層元件至譯碼電路且穿越高層元件。中間連接件的實施隨著光學光刻所需的步驟數(shù)增加。于公元2007年16月12~14日VLSI技術文摘論文研討會中,由Tanaka等人于論文集第14~15頁所發(fā)表的「Bit Cost Scalable Technology with Punch and Plug Processfor Ultra High Density Flash Memory」已敘述一種減少光學光刻步驟數(shù)量的方法。
然而,傳統(tǒng)三維疊層存儲器裝置的缺點是在每個接觸層采用分離的掩模。然而,若有20層接觸層,則需要20個不同的掩模。各個接觸層需要創(chuàng)造一個掩模及一刻蝕步驟。
發(fā)明內容
一種第一實施例的方法,用以使用于一電子裝置。電子裝置包括一疊層結構。疊層結構包括多個導電層,這些導電層與多個介電層交錯排列。導電層用以形成中間連接件,這些中間連接件延伸至各自的導電層。疊層結構的部份的導電層及介電層被移除,以于疊層結構的這些導電層形成著陸區(qū)域。著陸區(qū)域沒有迭加疊層結構的導電層。W為導電層的數(shù)量。移除的步驟包括以下步驟。通過一組M個刻蝕掩模,介電層/導電層的疊層結構被刻蝕而暴露出著陸區(qū)域于W-1個導電層。刻蝕掩模具有掩模區(qū)域及間隔的開口刻蝕區(qū)域。M大于或等于2,NM小于或等于W。N為大于或等于3的整數(shù)。該組刻蝕掩模的各個刻蝕掩模m執(zhí)行以下步驟,m為0至M-1。(a)形成刻蝕掩模m于接觸區(qū)域之上,刻蝕掩模具有開口刻蝕區(qū)域,開口刻蝕區(qū)域位于一些著陸區(qū)域之上。(b)于掩模m的開口刻蝕區(qū)域刻蝕Nm層導電層。(c)削減刻蝕掩模m,以增加開口刻蝕區(qū)域,而迭加額外的接觸開口。(d)于已增加尺寸的開口刻蝕區(qū)域刻蝕Nm層導電層。(g)若N大于3,則重復削減步驟(c)及刻蝕步驟(d)N-3次。藉此,導電層的著陸區(qū)域透過刻蝕掩模的不同組合而被暴露出來。
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H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





