[發明專利]SiGe體區縱向1T-DRAM器件及其制造方法

有效

• 申請號: 201310035130.4
• 申請日: 2013-01-29
• 公開（公告）號: CN103972174B
• 公開（公告）日: 2018-11-06
• 發明（設計）人: 方雯;羅軍;趙超
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

本發明提供了一種基于SiGe能帶工程的縱向納米柱1T?DRAM器件和陣列，采用了縱向的納米柱晶體管，使用外延形成的疊層分別為溝道區和漏區，對溝道區和漏區的設計提供了大的空間，這對于1T?DRAM性能的提升提供很多實施方案；同時，縱向晶體管的結構有利于SiGe溝道區的集成，采用外延SiGe做為溝道區，利用SiGe與Si價帶的差，在溝道區制造了空穴的勢阱，能有效提高1T?DRAM的讀取1狀態與讀取0狀態間的電流差。

技術領域

本發明涉及半導體器件及其制造方法領域，尤其涉及一種基于SiGe能帶工程的縱向高集成度晶體管結構以及其制造方法。

背景技術

隨著半導體集成電路器件特征尺寸的不斷縮小，傳統1T/1C嵌入式DRAM單元尺寸在縮小，其電容的面積隨著按比例縮小(scaling down)變得越來越困難，制備工藝也越來越復雜，與邏輯器件工藝的兼容性越來越差。因此，與邏輯器件兼容性良好的無電容式DRAM(Capacitorless DRAM)將在VLSI的高性能嵌入式DRAM領域具有良好發展前景。其中利用浮體效應(floating body effect)的1T-DRAM(One Transistor Dynamic Random AccessMemory)為1T-DRAM的主要實現方式。

1T-DRAM一般為一個SOI浮體(floating body)晶體管，當對其體區充電，即體區空穴的積累來完成寫“1”，這時由于體區孔穴積累而造成襯底效應，導致晶體管的閾值電壓降低。當對其體區放電，即通過體漏PN結正偏將其體區積累的孔穴放掉來完成寫“0”，這時襯底效應消失，閾值電壓恢復正常，開啟電流增大。而讀操作是讀取該晶體管開啟狀態時的源漏電流，由于“1”和“0”狀態的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“0”。

目前，向體區充電的機制主要分為：利用在飽和區的碰撞電離激發寄生BJT效應來在體區積累空穴和采用GIDL效應使體區積累空穴。相比較而言，利用碰撞電離效應的1T-DRAM，由于具有更高的速度和良好的可靠性而成為研究熱點。

目前實現IT-DRAM的結構一般是基于SOI的平面結構，而SOI平面結構的1T-DRAM存在的主要問題是：體區電勢受到體區與源和漏的孔穴勢壘限制。由于常規硅半導體禁帶寬度有限，體區電勢的變化受到限制，閾值電壓的變化較小，這使得讀出的信號電流較小。此外SOI的襯底與目前廣泛應用的體硅工藝不兼容，并且存在不易散熱的問題。

發明內容

本發明針對現有VLSI技術中嵌入式DRAM領域具有良好發展前景的無電容式1T-DRAM單元結構，提出一種基于SiGe能帶工程的高集成度的縱向納米柱1T-DRAM器件和陣列及其制造方法。本發明對1T-DRAM進行優化，利用縱向納米柱晶體管實現浮體效應，并采用易集成的外延SiGe體區，因此在縮小單元面積、提高集成度的同時，能夠增大信號裕度。

根據本發明的一個方面，本發明提供一種半導體器件制造方法，其中，包括如下步驟：

步驟1，在襯底上形成N+摻雜層作為晶體管的源極區域；

步驟2，在所述襯底上外延形成SiGe層；

步驟3，使用第一層掩膜版，刻蝕所述SiGe層，形成SiGe納米柱作為晶體管的溝道區域；

步驟4，沉積Si帽層；

步驟5，沉積第一層間介質層；

步驟6，使用第二層掩膜版，對所述第一層間介質層進行刻蝕；

步驟7，依次沉積高K柵介質材料層和金屬柵極材料層；

步驟8，采用CMP工藝，除去部分所述第一層間介質層、所述高K柵介質材料層和所述金屬柵極材料層，直至暴露出所述Si帽層的上表面，剩余的所述金屬柵極材料層形成為金屬柵極也即字線；