[發明專利]控制電路以及控制方法

在審

• 申請號: 201310032836.5
• 申請日: 2013-01-28
• 公開（公告）號: CN103973278A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 陳力輔
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03K17/082
• 分類號: H03K17/082;H03K17/28
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 趙根喜;呂俊清

技術領域

本發明所揭示的實施例相關于推挽(push-pull)式架構電路，尤指一種用來控制推挽式架構電路以避免其中的互補晶體管發生同時導通的狀況的控制電路。

背景技術

一般來說，推挽式架構電路內部具有一對互補的晶體管元件，可用來通過適當的控制該些晶體管的開關以輸出相對應的電位，舉例來說，一對金氧半導體場效晶體管(metal oxide semiconductorfield effect transistor,MOSFET)，當高端(high-side)的晶體管導通(turn on)、低端(low-side)的晶體管截止(cut off)時輸出高電位，反之，當低端的晶體管導通、高端的晶體管截止時輸出低電位。因此，推挽式架構電路具有漏電流(sink current)與集電流(source current)的功能且多使用于針對電流驅動(current driving)的應用。

請參考圖1，圖1為現有的推挽式架構電路100的示意圖。圖1中的現有推挽式架構電路100通過分別將高端的一P型晶體管M1的一高端控制信號CTRL_H以及低端的一N型晶體管M2的一低端控制信號CTRL_L反饋并且經過一延遲時間T之后，與一控制信號CTRL一同進行邏輯運算來控制另一端的晶體管元件的開關，其中延遲時間T應大于P型晶體管M1或是N型晶體管M2的導通或是截止時間，以確保一端晶體管收到信號切換的時候另一端晶體管的導通或是截止動作已經完成。然而，當推挽式架構電路的控制信號的工作周期(duty cycle)例如低于兩倍延遲時間T或是受到噪聲干擾時，仍有可能會發生誤動作而使高端與低端的晶體管元件同時導通而出現過大的電流而燒毀電路。

請連同圖1來參考圖2以及圖3，圖2是圖1中的現有推挽式架構電路100在正常狀況下的時序圖，其中當CTRL_H為0時，圖1中的P型晶體管M1導通，而CTRL_L為1時，圖1中的N型晶體管M2導通，在正常的狀況下，如圖2所示，P型晶體管M1以及N型晶體管M2的導通期間彼此之間至少都有延遲時間T來給予P型晶體管M1或是N型晶體管M2足夠的導通或是截止時間，換句話說，延遲時間T的時間間隔是用來保護推挽式架構電路100。圖3是圖1中的現有推挽式架構電路100發生誤動作狀況下的時序圖，如圖3所示，在一時間t_E的時候，CTRL_H由1變0，代表P型晶體管M1正要被導通，而CTRL_L由1變0，代表N型晶體管M2正要被截止，然而由于P型晶體管M1或是N型晶體管M2都需要一段時間來導通或是截止(即柵極延遲時間)，因此P型晶體管M1或是N型晶體管M2在時間t_E有可能會處于同時被導通或是截止的狀態，若是P型晶體管M1或是N型晶體管M2在時間t_E處于同時被導通的狀態(即發生重迭(overlap))則會使一供應電壓VDD直接與接地電壓GND導通而產生過大的電流燒毀電路。因此，為了避免發生上述誤動作，需要一種創新的推挽式架構電路的控制電路來改善上述問題。

發明內容

本發明的一目的為提供一種推挽式架構電路的控制電路以及相關控制方法以解決上述的問題。

本發明的一實施例揭示一種用來產生一第一控制信號以及一第二控制信號的控制電路，包含有一反向器、一第一延遲電路、一第二延遲電路、一第一遮罩電路、一第二遮罩電路、一第一邏輯判斷電路以及一第二邏輯判斷電路。該反向器用來將一輸入時脈反向以產生一反向時脈。該第一延遲電路用來延遲該第一控制信號以產生一第一延遲控制信號。該第二延遲電路用來延遲該第二控制信號以產生一第二延遲控制信號。該第一遮罩電路耦接至該第一延遲電路以及該輸入時脈，用來依據該輸入時脈來過濾不大于一第一時間長度的該第一延遲控制信號，并產生一第一遮罩信號。該第二遮罩電路耦接至該第二延遲電路以及該反向時脈，用來依據該反向時脈來過濾不大于一第二時間長度的該第二延遲控制信號，并產生一第二遮罩信號。該第一邏輯判斷電路用來依據該第二遮罩信號以及該輸入時脈來產生該第一控制信號至該第一延遲電路。該第二邏輯判斷電路，用來依據該第一遮罩信號以及該反向時脈來產生該第二控制信號至該第二延遲電路。