[發明專利]控制電路以及控制方法

在審

• 申請號: 201310032836.5
• 申請日: 2013-01-28
• 公開（公告）號: CN103973278A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 陳力輔
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03K17/082
• 分類號: H03K17/082;H03K17/28
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 趙根喜;呂俊清

1.一種用來產生一第一控制信號以及一第二控制信號的控制電路，包含有：

一反向器，用來將一輸入時脈反向以產生一反向時脈；

一第一延遲電路，用來延遲該第一控制信號以產生一第一延遲控制信號；

一第二延遲電路，用來延遲該第二控制信號以產生一第二延遲控制信號；

一第一遮罩電路，耦接至該第一延遲電路以及該輸入時脈，用來依據該輸入時脈來過濾不大于一第一時間長度的該第一延遲控制信號，并產生一第一遮罩信號；

一第二遮罩電路，耦接至該第二延遲電路以及該反向時脈，用來依據該反向時脈來過濾不大于一第二時間長度的該第二延遲控制信號，并產生一第二遮罩信號；

一第一邏輯判斷電路，用來依據該第二遮罩信號以及該輸入時脈來產生該第一控制信號至該第一延遲電路；以及

一第二邏輯判斷電路，用來依據該第一遮罩信號以及該反向時脈來產生該第二控制信號至該第二延遲電路。

2.如權利要求1所述的控制電路，其中該第一控制信號另輸出至一P型晶體管的柵極，以及該第二控制信號另輸出至一N型晶體管的柵極。

3.如權利要求2所述的控制電路，其中該第一延遲電路的延遲時間大于該P型晶體管的一延遲時間，以及該第二延遲電路的延遲時間大于該N型晶體管的一延遲時間。

4.如權利要求2所述的控制電路，其中該第一時間長度以及該第二時間長度大于該第一延遲電路與第二延遲電路兩者的最大延遲時間以及該P型晶體管與該N型晶體管兩者的最大延遲時間的總和。

5.如權利要求1所述的控制電路，其中該第一遮罩電路包含有：

一延遲電路，用以對該輸入時脈延遲該第一時間長度，以產生一延遲時脈；

一第一時脈緣產生器，用以依據該輸入時脈的特定時脈緣來產生一第一時脈緣信號；

一第二時脈緣產生器，用以依據該延遲時脈的特定時脈緣來產生一第二時脈緣信號；

一閂鎖器，具有一第一輸入端、一第二輸入端以及一輸出端，該第一輸入端接收該第一時脈緣信號，該第二輸入端接收該第二時脈緣信號，以及該輸出端輸出一閂鎖輸出信號；以及

一邏輯電路，用以依據該閂鎖輸出信號與該第一延遲控制信號來產生該第一遮罩信號。

6.如權利要求5所述的控制電路，其中該閂鎖器為一SR閂鎖器，該第一輸入端為一設定端，以及該第二輸入端為一重置端。

7.如權利要求5所述的控制電路，其中該邏輯電路包含有：

一反向器，用以將該第一延遲控制信號反向以產生一反向延遲控制信號；以及

一或非門，用以對該反向延遲控制信號與該閂鎖輸出信號進行一或非邏輯操作，以產生該第一遮罩信號。

8.如權利要求1項所述的控制電路，其中該第一邏輯判斷電路包含：

一閂鎖器，具有一第一輸入端、一第二輸入端以及一輸出端，該第一輸入端接收該輸入時脈，該第二輸入端接收該第二遮罩信號，以及該輸出端輸出該第一控制信號。

9.如權利要求8所述的控制電路，其中該閂鎖器為一SR閂鎖器，該第一輸入端為一設定端，以及該第二輸入端為一重置端。

10.一種用來產生一第一控制信號以及一第二控制信號的控制方法，包含有：

將一輸入時脈反向以產生一反向時脈；

延遲該第一控制信號以產生一第一延遲控制信號；

延遲該第二控制信號以產生一第二延遲控制信號；

依據該輸入時脈來過濾不大于一第一時間長度的該第一延遲控制信號，以產生一第一遮罩信號；

依據該反向時脈來過濾不大于一第二時間長度的該第二延遲控制信號，以產生一第二遮罩信號；

依據該第二遮罩信號以及該輸入時脈來產生該第一控制信號；以及

依據該第一遮罩信號以及該反向時脈來產生該第二控制信號。

11.如權利要求10所述的控制方法，另包含：

將該第一控制信號輸出至一P型晶體管的柵極；以及

將該第二控制信號輸出至一N型晶體管的柵極。

12.如權利要求11所述的控制方法，其中施加于該第一控制信號的延遲時間大于該P型晶體管的一延遲時間，以及施加于該第二控制信號的延遲時間大于該N型晶體管的一延遲時間。

13.如權利要求11所述的控制方法，其中該第一時間長度以及該第二時間長度大于施加于該第一控制信號的延遲時間以及施加于該第二控制信號的延遲時間中的最大延遲時間以及該P型晶體管與該N型晶體管兩者的最大延遲時間的總和。